[参考译文] CDCLVC1310：电路设计相关问题

你好、Vicente、

感谢您的回答。 请帮助回答以下我的后续问题：

1.在交流耦合输入（例如正弦波）的情况下、电阻分压器网络用于将输入偏置到 VDD /2、以确保占空比为 50%。

查询：不能直接在这里使用 1.8V（LVCMOS/CMOS 输出）XO、而不是“使用 3.3VDD XO 并将其设置为 VDD /2“。 为什么我们需要在这里使用分压器？ 如果我们使用 1.8V LVCMOS XO、我们是否可以旁路分压器？

2.这里使用 XTAL 过驱网络的原因是驱动 XTAL。  

请参阅表 1 和底部的脚注。  
您可以直接使用 XTAL、也可以绕过 XTAL。  

您还可以参考原理图。

正确、如果您的输入只是一个 LVCMOS 信号、则可以将其直接输入到 XIN、而无需交流耦合。  

有关更多信息、请参阅第 10-14 页。

查询：感谢确认。 如果我们对相同的 XO (3.3V) 使用旁路模式、是否也可以跳过分压器？

尽管您想扇出 LVCMOS 信号、但我们有一款功能更新的器件、即 LMK1C110x 系列。 温度范围、尺寸、本底噪声和附加抖动非常出色。 LMK1C110x 系列唯一不提供的是能够使用 XTAL 输入或差分输入、如果您已经在使用 LVCMOS 输入、这两种情况在您的用例中都无关紧要。  

查询:感谢您的建议。 我们将进行深入研究。

我不遵循您关于输出侧无源器件占位符的说法？ 所有输出都有一个串联占位符、后跟一个分流占位符、然后是另一个串联占位符、它允许交流耦合、然后是偏置网络？ 所有输出都是如此。  

查询：根据 EVM 原理图“PROC101C (004)_SCH（AM64x/AM243x EVM 板）“第 31 页、在时钟缓冲器 (CDCLVC1310RHBR - U70) 输出处、Y5 至 Y9 输出仅有并行 RC 网络/分流器占位符（C262 和 R65 等）、但该并行 RC 网络不用于时钟缓冲器的 Y0 至 Y4 输出？ 是否有理由这样做？ 我在第一个查询消息中附上了 EVM 原理图和电路快照。

此致、

Nikhil Jadhav

你好、Vicente、

感谢您的回答。 请帮助回答以下我的后续问题：

1.在交流耦合输入（例如正弦波）的情况下、电阻分压器网络用于将输入偏置到 VDD /2、以确保占空比为 50%。

查询：不能直接在这里使用 1.8V（LVCMOS/CMOS 输出）XO、而不是“使用 3.3VDD XO 并将其设置为 VDD /2“。 为什么我们需要在这里使用分压器？ 如果我们使用 1.8V LVCMOS XO、我们是否可以旁路分压器？

2.这里使用 XTAL 过驱网络的原因是驱动 XTAL。  

请参阅表 1 和底部的脚注。  
您可以直接使用 XTAL、也可以绕过 XTAL。  

您还可以参考原理图。

正确、如果您的输入只是一个 LVCMOS 信号、则可以将其直接输入到 XIN、而无需交流耦合。  

有关更多信息、请参阅第 10-14 页。

查询：感谢确认。 如果我们对相同的 XO (3.3V) 使用旁路模式、是否也可以跳过分压器？

尽管您想扇出 LVCMOS 信号、但我们有一款功能更新的器件、即 LMK1C110x 系列。 温度范围、尺寸、本底噪声和附加抖动非常出色。 LMK1C110x 系列唯一不提供的是能够使用 XTAL 输入或差分输入、如果您已经在使用 LVCMOS 输入、这两种情况在您的用例中都无关紧要。  

查询:感谢您的建议。 我们将进行深入研究。

我不遵循您关于输出侧无源器件占位符的说法？ 所有输出都有一个串联占位符、后跟一个分流占位符、然后是另一个串联占位符、它允许交流耦合、然后是偏置网络？ 所有输出都是如此。  

查询：根据 EVM 原理图“PROC101C (004)_SCH（AM64x/AM243x EVM 板）“第 31 页、在时钟缓冲器 (CDCLVC1310RHBR - U70) 输出处、Y5 至 Y9 输出仅有并行 RC 网络/分流器占位符（C262 和 R65 等）、但该并行 RC 网络不用于时钟缓冲器的 Y0 至 Y4 输出？ 是否有理由这样做？ 我还将 EVM 原理图 pdf 和电路快照附加在下面、以供您快速参考。

e2e.ti.com/.../0247.PROC101C_2800_004_29005F00_SCH.pdf

此致、

Nikhil Jadhav

你好、Nikhil、

查询：不能直接在这里使用 1.8V（LVCMOS/CMOS 输出）XO、而不是“使用 3.3VDD XO 并将其设置为 VDD /2“。 为什么我们需要在这里使用分压器？ 如果我们使用 1.8V LVCMOS XO、我们是否可以旁路分压器？

如果时钟源是 LVCMOS XO 且 VDD 为 2.5V、则可以绕过偏置网络、并将 1.8V LVCMOS 时钟直接输入到器件中。 否则、它必须进行交流耦合并重新偏置、以确保器件满足 VIH 和 VIL。

查询：感谢确认。 如果我们对相同的 XO (3.3V) 使用旁路模式、是否也可以跳过分压器？

旁路模式的含义是什么？ 如果信号适当偏置（即从 GND 摆动至 VDD）、则是的、您可以跳过分压器。

查询：根据 EVM 原理图“PROC101C (004)_SCH（AM64x/AM243x EVM 板）“第 31 页、在时钟缓冲器 (CDCLVC1310RHBR - U70) 输出处、Y5 至 Y9 输出仅有并行 RC 网络/分流器占位符（C262 和 R65 等）、但该并行 RC 网络不用于时钟缓冲器的 Y0 至 Y4 输出？

对于除 Y5 之外的所有输出、均已进行 DNI。 该网络用作会降低器件输出压摆率的负载。 如果输出满足下一个器件的输入要求、也可以将 Y5 的一个设置为 DNI。

谢谢、

Michael

您好、Michael、

感谢您的回答。

我正在查看时钟输入的 VIH 和 VIL 电平的数据表。 我发现这些电平适用于主时钟和辅助时钟输入、但不适用于 XIN。 你能帮助这些水平的 XIN 吗?

此致、

Nikhil Jadhav