[参考译文] LMK04832：有关 LMK04832 PLL1 解锁问题的咨询

您的 10MHz 输入是正弦波吗？ 10MHz 正弦波压摆率太低、无法在不超过绝对最大额定值的情况下满足最小压摆率要求。 摘录自  LMK04832：输入时钟信号调节？ ：

除非是削波正弦波或其他一些较高压摆率的信号、否则 10MHz 正弦波实际上无法满足输入压摆率要求。 正弦波的转换率是其振幅函数的导数、对于 10MHz 3.3Vpp 正弦波、该振幅函数的峰值为 2π* f * Vpk =约 0.1V/ns。 我们的最小建议压摆率为 0.15V/ns、为了获得合理的 基准噪声性能  、您至少需要 0.5V/ns 或更好的 ADC。 有关正弦波 — 方波转换的动机和优势的更多详细信息，请参阅 www.ti.com/.../snaa411.pdf 应用手册详细介绍了性能改进、但 LMK04832 上的 10MHz 具有足够低的压摆率、PLL 可能偶尔会失去锁定、或者相位噪声会出现较大的随机带内尖峰。 本应用手册探讨了 LVCMOS 缓冲器的情况、但也可以使用放大器+削波限制器等其他解决方案（前提是您信任放大器的噪声性能，包括在削波条件下）。 我还看到了与标准 7400 系列六路逆变器一样简单的轶事改进的轶事证据 — 本底噪声不会很好，但转换率会得到改善，在环路带宽以上，参考下限不太重要。   

10MHz 信号以方波的形式输入、122.88MHz 信号以正弦波的形式输入。  如需更多信息、我们确认、当 LMK04832EVM 上使用的 Crystek 603281 VCXO 在单端配置下运行时、该器件可实现锁定。 检查波形后、我们还观察到它具有正弦波形状。

我不确定您尝试对反馈多路复用器执行什么操作。 在您的配置中、FB_MUX_EN=1 和 FB_MUX 源为 CLKin1、但 CLKin1_DEMUX 配置为 PLL1、PLL1_NCLK_MUX 或 PLL2_NCLK_MUX 均未配置为使用 FB_MUX 作为反馈源。 反馈多路复用器设置不正确可能导致 PLL1_NCLK_MUX 和 PLL2_NCLK_MUX 出现串扰、从而可能导致锁定丢失。 OSCout 也设置为使用 FB_MUX、但由于 CLKin1 未连接到 FB_MUX、OSCout 可能只是在 CLKin1 上产生噪声、该噪声会耦合回参考路径。

我修改了您的配置、使 FB_MUX、CLKin1 和 OSCout 全部禁用。 如果此配置可以锁定 PLL1、导致问题的根本原因是 CLKin1、OSCout 和 FB_MUX 配置不当导致的串扰。

e2e.ti.com/.../HexRegisterValues_5F00_CLKin1_5F00_OSCout_5F00_FBMUX_5F00_Disabled.txt

我应用了您发送的寄存器、但 PLL1 仍然无法锁定。

由于 R 分频器为 125、N 分频器为 1536、因此我们听说如此高的值会降低抖动性能。 为了减少这些值、我随意将输入从 10MHz 切  换到 10.24MHz  、这样我把 R 分频器更改为 1、将 N 分频器更改为 12、然后 PLL 被锁定。 我想知道锁定是因为抖动特性得到改善、还是只是因为分频器值降低了。

当 PLL1 用作抖动清除器时、过滤掉高于 PLL1 环路带宽的基准噪声、替换 VCXO 的噪声性能。 原则上、具有较高的 R 或 N 分频器值不应在锁定变得不稳定的情况下降低性能。 当更改 R 和 N 值时还会发生其他情况、这会影响环路稳定性。 借助适当的环路滤波器元件 (C1=1nF、C2=10nF、680kΩ) 和高压摆率 10MHz 源、可以锁定我发送给您的配置。

在 ppt 中、您声称已经测试了多个环路滤波器带宽。 您实际测试了什么环路滤波器元件值和/或电荷泵电流？ 您是否已验证测试期间使用的环路滤波器值实际上是稳定的？ 这可以通过 高级功能级别中的 PLLatinum Sim 环路滤波器计算器进行估算。 例如、如果将默认 EVM 环路滤波器与 EVM 的 CVHD-950 VCXO 配合使用、则 10MHz 输入和 0.08MHz 相位检测器会产生仅 6Hz 的环路带宽和大约 36°的相位裕度。

请注意、PLLatinum Sim 假设 VCXO 的 Kvco 与 LMK04832 EVM 上的 CVHD-950 相同。 对于不同的 VCXO 型号、可能需要不同的值。 增益可以通过以下公式确定：（调谐范围，MHz）/（最大调谐电压，V — 最小调谐电压，V）；如果调谐范围以 PPM 值的形式给出、则计算（标称频率，MHz/1e6）*(ppm max - ppm min)/（最大调谐电压，V - min 调谐电压、V）。 此参数必须正确、否则无法准确地对环路行为建模。

调整 PLLatinum Sim 图形设置以查看 PLL1 的环路行为可能也会有所帮助 — 在中间或高级功能级别下，在“Phase Noise“选项卡下、图形设置可能会被更改。 在偏移降低 1Hz、最大相位噪声为–60dBc/Hz 时、PLL1 行为通常变得很明显。