尊敬的 Changjong：
以下是 A015 的配置、请告诉我这是否符合您的要求、或者您有其他问题
此 表位于指南第 7 页
https://www.ti.com/lit/ug/snau290/snau290.pdf
此致、
Sandra
我们要将 LMK3H0102 用作主 SoC 时钟和 PCIe PHY CLK、如上图所示。 
启动时 OTP 模式默认 CLK 输出（在 IC 上施加 VDD 后立即）
→如果我在启动时将 REF_CTRL 设置为高电平并设置 OTP_SEL0/SCL、OTP_SEL1/SDA 引脚也 为高电平、OUT0/OUT1 的输出是 100MHz、具有 SSC –0.5%模式、并且在 IC 上应用 VDD 后、REF_CTRL 的输出是否立即具有无 SSC 模式的 50MHz？
→在本例中、 我们希望使用 50MHz LVCMOS CLK 作为主 SoC CLK。 因此、它必须在 LMK3H0102 上应用 VDD 后立即工作。 有可能吗？
尊敬的 Chanjong：
A — 引脚 15 (REF_CTRL) 高电平将器件设置为 OTP 模式、拉 SCL 和 SDA 高电平 选择 OTP 的第 3 页、正确。 我添加了以下代码片段以供将来参考。 REFCLK 也由 FOD 0 供电、因此它也具有 SSC。
应用 VDD 后立即输出是什么意思？ 以下是器件的启动时序特性、 在条件 VDD = 2.5V 或 3.3V 下、最长需要 1ms。 从所有 VDD 引脚达到 2.1V 到出现第一个输出时钟上升沿所用的时间。 输出时钟始终处于规格范围内
2.SSC Molde Selection答 — 请发送电子邮件至 s-saba@ti.com 、以便跟踪配置要求。
B — 由于此器件为 3.3V、因此 LVCMOS 也将为 3.3V
两个 100MHz HSCL CLK 信号具有相同的基准时钟源？是的、是这样。 输出时钟从 BAW 谐振器提供到 FOD0、然后是输出分频器。
[引用 userid=“691903“ url=“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1639453/lmk3h0102-otp-configuration-request-for-power-up-lvcmos-output/6323787 “]根据上面的表 3-4 和图、我可以看到 OUT0 的时钟源、OUT1 是 FOD0。 在这种情况下、FOD1 是 50MHz CLK (REF_CTRL) 的时钟源？是、该器件可以支持每个进入单独输出的 FOD。 但在 A015 中、配置 OUT0 和 OUT1 源都来自 FOD0。
此致、
Sandra
总之、我的目标配置如附图所示。
使用 LMK3H0102、是否有 基于 OTP 的模式或 I2C 配置 可满足该要求？
一个 ‑的约束条件是、为了通过 I2C 访问和配置 LMK3H0102、SoC 必须已在运行、这需要在上电时向 SoC 提供 50MHz 时钟。
您能否告知 LMK3H0102 是否支持此类启动方案？
