您好，
最初，客户在双PLL模式下进行测试 ，如下所示，10MHz Ref Clk至CLKIN，100MHz VCXO至OSCin。
现在，客户希望使用具有10MHz Ref Clk至OSCin 的单PLL模式，而不是VCXO。
她是否可以使用此参考Clk来输入OSCin？
要将10MHz外部参考时钟用于OSCin输入，客户如何设置寄存器 并对其进行编程？
请让我尽快获得您的建议。
此致，
尼基
Timoty，您好！
10m参考clk转换率规格如下所示。
- SRtpy。 =△V /△t = 0.8Vdd / tr (TF)/= 2.64V / 4.5ns
- SRmax。 =△V /△t = 0.8Vdd / tr (TF)/= 2.64V / 10ns
因此，它符合OSCin转换速率(0.15~0.5V/ns)。
并使用外部参考clk和LMK4.8003万 clkout6作为OSCin输入进行客户测试。
随附的数字是每个参考电击的输出波形。
- PMC外部-低分配器开：外部参考clk
- PMC int-lo sg on：lmk0.4803万 clkout6.
您能告诉我为什么在 使用lmk0.4803万 clkout6时会出现更多噪音吗？ (PMC集成-低分配器开)
还随附 了LMK4.8003万示意图，请查看是否有任何检查点？
此致，
尼基
您好，Timothy：
能让我尽快得到您的答案吗？
客户也设置如下，但仍无法正常工作。
此致，
尼基
查看原理图。 请注意，R322/C598/R323/C599应为DNP。 这些组件是集成的。 注意数据表图20对此进行了说明。
我对这些图解感到困惑。 1735 MHz的意义是什么？ VCO被锁定到2000 MHz。
我使用时钟设计工具做了一些设计。 当使用设计的100 MHz参考回路滤波器时，模拟如下所示，性能非常好(注意，我忽略了参考噪声，如果参考噪声大且需要抖动消除，您可能需要考虑双回路)： 
如果将相位检测器频率降低到10 MHz，则会产生以下结果，请注意抖动从116 FS增加到255 FS。 PLL带内噪声也从-120 dBc/Hz以下增加到-120 dBc/Hz以上。 循环滤清器也有一些峰值。 通过使用倍增器并设置PLL2 R =1以获得20 MHz相位检测器频率，可以改进某些方面。
这里我用10 MHz的参考重新设计了PLL2回路滤波器。 抖动从255 FS提高到207 FS。 虽然PLL2带内相位噪声相同，但与未优化回路滤波器相关的峰值消除了。 也许您可以尝试使用下面的筛选器
注意，为了进行这些模拟，我将PLL1滤波器类型设置为“0 Hz”。 您可以加载您的10 MHz参考相位噪声以获得更精确的模拟，我刚刚取消选中VCXO作为贡献者，VCXO为可见(因为VCXO现在是您的XO的位置)。
请注意，可以使用时钟架构软件进行这些模拟，但对于双环路SIM或双环路设备来说，作为单环路SIM需要更多的努力。 请参阅随附的文档，了解模拟指南。 本说明适用于LMK0482x，但适用于LMK0480x。
73岁
Timothy
73岁
Timothy
