您好,
我正在为ASIC设计时钟扇出电路(125MHz),该电路接受LVDS或LVPECL电平,但其针脚的差分电压摆动要求严格为500-900mV。 在CDCP1803的数据表(第7页)中,"Y和Y之间的输出电压摆幅"字段的最小值为500mV,但未给出典型值或最大值。 电源为3.3V。
这是否有原因? 或者是否有方法从数据表计算典型值和最大值?
图 3显示了输出电压在频率上的摆幅,但仅在25°C (环境温度)时。 在125MHz时,这相当于约825mV。 这是最大值吗?
谢谢!
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您好,
我正在为ASIC设计时钟扇出电路(125MHz),该电路接受LVDS或LVPECL电平,但其针脚的差分电压摆动要求严格为500-900mV。 在CDCP1803的数据表(第7页)中,"Y和Y之间的输出电压摆幅"字段的最小值为500mV,但未给出典型值或最大值。 电源为3.3V。
这是否有原因? 或者是否有方法从数据表计算典型值和最大值?
图 3显示了输出电压在频率上的摆幅,但仅在25°C (环境温度)时。 在125MHz时,这相当于约825mV。 这是最大值吗?
谢谢!
根据图3,对Vcc电压有频率依赖性和较小依赖性。 在125 MHz时,稳态/直流输出电平的标称输出摆幅的衰减最小。 虽然此图不能捕获温度或工艺变化,但我们可以查看IBIS文件,了解这些参数如何影响输出摆幅。 IBIS模型中的输出波形指示Vo在最坏情况下最多可为~Ω 0.93 V。 虽然这可能高于您的规格,但您可以在驱动器输出引脚附近使用小型系列电阻器,以形成带负载端接的分压器,并减少摆动。 例如,使用Rs = 10欧姆,Rt = 50欧姆(单端负载端接)时,Vo摆动将在负载时减少~Ω 83 % ,这将确保电压摆动符合ASIC输入摆动规格。 您还可以使用CDCP1803 IBIS文件模拟信道和接收器型号的时钟信号完整性。
此致,
艾伦