[参考译文] LMX2592：环路增益变化

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1059454/lmx2592-loop-gain-variation

器件型号：LMX2592

大家好、

我的客户正在尝试使用 LMX2592降低环路带宽。数据表中的下图显示了~4kHz 闭环带宽：

此测试使用了哪些环路滤波器组件值？

客户正在尝试在环路滤波器中使用大电容器、并在小频率调整的情况下看到大环路增益变化。 PLLatimumSim 不显示他们正在测量的增益变化。更高的环路带宽(~ 100kHz)不会显示此问题。

谢谢、

康妮

3 年多前

0 admin 3 年多前

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尊敬的康妮：

对于较大的环路增益变化、您意味着什么？ =环路带宽？

在特定的环路滤波器设计中、环路带宽将随电荷泵电流或 VCO 增益(Kvco)而变化。 Kvco 将随 VCO 频率变化。

您是否有 PLL 仿真文件和 TICS Pro 配置？

0 admin 3 年多前

TI__Guru**** 2391355 points

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Noel、您好！

是的、客户意味着环路 BW 发生变化。对于某些中心频率、当 sim 和更高的中心频率(~10%更高)显示预期性能时、它们会看到极低的环路带宽(~1kHz)。

0 admin 3 年多前

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尊敬的康妮：

如果您可以获得 PLL 仿真文件和 TICS Pro 配置、我们可以查看是否有任何改进方法。

0 admin 3 年多前

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Noel、您好！

客户仍在解决他们看到的相位噪声问题。他们需要帮助了解最后三个回读寄存器。下面是 TICSPro 的屏幕截图。我们如何解读 R68、69和70中的十六进制？

R68是 VCO SEL；R 69是 VCO CNTL、R70是 VCO DACISET。我们看到 R68=0448、但对于8512.5GHz、R69=003C；对于7862.5GHz、R69=00AC。对于8612.5、R70为0188；对于7862.5、R70为015F。

谢谢、

康妮

0 admin 3 年多前

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Noel、您好！

请忽略最后一个问题。客户能够在另一个帖子上找到答案。

我还有一个问题- TICSPro 和 USBAny 工具能否从 LMX2592评估板回读 PLL 设置？

谢谢、
康妮

0 admin 3 年多前

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尊敬的康妮：

是的、可以回读。设置 MUXOUT_SEL = 0x0、然后从 Raw Registers 页面中、我们可以一次读回单个寄存器或一次读回所有寄存器。

0 admin 3 年多前

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Noel、您好！

对于某些频率设置、PLL 锁定(LED 亮起)、但与正确频率的偏移(较低)为~ 30MHz。客户仅在 PFD 延迟设置为6个周期时才会看到此情况。如果使用4个周期、则偏移量会消失。下面是他们正在使用的 TICSPro 设置、显示了频率偏移。

这是此器件的已知问题吗？

谢谢、

康妮

0 admin 3 年多前

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尊敬的康妮：

6 clk 周期是数据表的建议值、如果未正确设置、该寄存器可能会影响相位噪声和 PLL 锁定。

在6 clk 周期和4 clk 周期中、输出信号是如何的？我希望会有一些差异。

如果4-clk 周期工作得更好、我不反对使用该值。

BTW、FCAL_HPFD_ADJ 未正确设置、它应等于0x1。

0 admin 3 年多前

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谢谢 Noel！

0 admin 3 年多前

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Noel、您好！

下图适用于客户 PCB 上的 LMX2592、并由其软件控制。随附了电路板上器件的回读文件(请注意、显示的是 R69和 R70)。这些寄存器设置与评估板的设置一致。 30kHz 偏移下的环路增益显示出接近10dB 的变化、而调谐频率变化仅为10%。在评估板上使用相同的环路滤波器组件、它们不会看到这种巨大的增益变化。是否有任何关于导致这种情况的建议？