大家好：
我对 LMK04828B 有两个问题：
1. 是否可以 全部使用级联零延迟或嵌套零延迟来 在从 CLKinX 到时钟输出的所有时钟之间实现固定的确定性相位关系？
2.在有关 TIDA-01021 (多通道 JESD204B 15GHz 时钟参考设计)的应用手册中、提到 LMK04828B 的 SDCLKout 应输出逻辑高电平、以使 LMX2594在主模式下工作。
首先、 SDCLKout 引脚被设置为有条件的低电平。 但是、如何才能交换差分对的正负信号呢？ 我找不到任何有关更改差分引脚极性的寄存器？
提前感谢！
此致！
杰森
大家好、Will：
感谢您的及时回复！
1. 1. 是的,但这是如何实现的有区别。 级联0延迟模式将创建从 PLL2 (OSCin)输入到输出的固定相位关系。 在双环路模式下、PLL1的输入(CLKinX)与 PLL1的输出之间有一个固定的相位关系、也就是 PLL2的输入(OSCin)。 因此、由于 CLKinX 与 OSCin 相关、并且在级联的0延迟模式下、OSCin 与输出相关、因此 CLKinX 与输出相关。 另一方面、嵌套式0延迟模式 将直接从 PLL1的输入(CLKinX)到输出(如您发送的图表中所示)创建固定相位关系。
[JASON ]：正如上面标记为红色的单词、由于 PLL1输出端的外部 VCXO 后面没有时钟分频器、所以它 在 PLL1 (CLKinX)的输入和 PLL1的输出之间产生了一个固定的相位关系、对吗？
2.我认为这是指 从输出端到要交换的平衡-非平衡变压器的物理导线 、以便信号的极性发生翻转。
[JASON ]：是的、您是对的。 我检查原理图，N 连接到+，P 连接到-。 如果没有足够的注意、发现这些细节并不容易。
再次感谢！
此致！
杰森
