[参考译文] DAC5672A：交错模式访问

尊敬的 Gil：

如何  驱动 WRTIQ 和 CLKIQ 引脚？ 什么是源? 是否具有足够的信号幅度？ 频率是多少？

此致、

Rob

您好 Rob、

WRTIQ 和 CLKIQ 是由 Artix 7 FPGA 驱动的 62.5MHz 信号。

在 WRTIQ 和 CLKIQ 引脚上测量时、得到 VIL = 0.23V、(max) VIH = 3.14V (min)。

如您在第一条消息“ 单个事务“访问中看到的那样、当我们访问器件时、我们看不到所需的电压。

当我们继续访问器件（连续写入相同的数据，即使用相同的数据切换 WRTIQ/CLKIQ/SELECTIQ）时、它会在一段时间后输出所需的电压（我不知道需要多少个周期才能实现该目的）。

我们假设需要单个事务访问才能更改 DAC 输出。 无需持续写入。

您在第一条消息中看到的交易有什么逻辑错误吗？

谢谢、

Gil

尊敬的 Gil：

是的、器件上电后只需写入一次 SPI 寄存器。

在 WRTIQ 和 CLKIQ 引脚上测量时、得到 VIL = 0.23V、(max) VIH = 3.14V (min)。

这是在哪里测量的？ 确保在 DAC 时钟引脚上进行测量。

在 ILA 上、我看到 ResetIQ 应与 SelectIQ 的下降沿相同。 您能尝试将其延迟到右侧吗？ 请参阅下面的。

此致、

Rob

您好 Rob、

当然、WRTIQ 和 CLKIQ 是在 DAC5672A 引脚上测量的。

我把您的评论发给了我们的 FPGA 家伙。

另一个问题（可能两者都相关）：

我们可以在 DAC5672A 输出端看到在–68dBm 和约 17.4KHz 处出现杂散或某种小“山“（在连接到 DAC5672A 输出的 OPAMP 输出上测量，请参阅图）。

两个运算放大器输出均显示该值 (A 和 B)。  

DAC5672A 输出变高时、信号会变强（下图显示 DAC5672A 数字输入最大值、其输出电压约为 0.5V、运算放大器输出电压约为 2V）  。

通过示波器看不到、因为电压约为 400uVpp。

不过、它会出现在我们的产品输出中、我们需要将其消除（它调制为信号输出）。

它不来自 DAC5672A 电源（已检查 AVDD）、也不来自 OPAMP（已断开 OPAMP 连接、并检查 DAC5672A 输出以发现其约为–78dBm）  。

DAC5672A 似乎是源。 您对此很熟悉吗？ 我们如何消除它？

谢谢、

Gil

尊敬的 Gil：

您是否正在使用电路板上的任何电源开关？ LDO 之前？

开关频率是多少？

它们位于何处？

此致、

Rob

您好 Rob、

正如我所写的、我检查了 dac5672a 的电源：我在器件 AVDD 上看不到这种杂散。 杂散似乎来自器件内部。

这是 17.4KHz 杂散。

直流/直流稳压器的开关频率要高得多。

器件中是否有可以创建它的内部机制？

DAC5672A 输出会变得更高。

谢谢、

Gil

尊敬的 Gil：

没有机制会在 DAC 内产生 17kHz 杂散。

我的猜测是耦合的东西、它不必源自 AVDD。 则可能是其他电源域。

我假设您使用的是一个接地端？

当输出与放大器断开连接时、您能看到杂散吗？ 端接这两个输出时、会发生什么情况？

如果您使用规格分析器进行检查、因为它为 50 欧姆。 您需要更改终端以反映如下。

否则、输出是横向的。

此致、

Rob

您好 Rob、

17.4KHz 问题已解决。

EVB 原理图有一个与 BIASJ_A 电阻并联的 0.1uF 电容器、有一条注释不组装它。

这是罪魁祸首。

你可以看到下面的能量约 2*17.4K、3*17.4K、4*17.4K（我电路中的运算放大器输出）。

在下面的图片中、电容器未组装：

组装输出电流（我的例子）时、它会影响从 1.2V 输出产生 20mA (IFS) 的内部电路（无论内部还是外部输出都是如此）和/或内部两个控制放大器和/或驱动输出电流的电路、从而产生我们看到的 17.4KHz 干扰。

我们仍然剩下不起作用的交错模式访问：

FPGA 家伙输入您的备注（ResetIQ 应该是 SelectIQ 的下降沿）、但它仍然不起作用。

我们在这里遗漏了什么？

谢谢、

Gil

尊敬的 Gil：

对此进行进一步研究。  

同时、您能否检查电路板的其余部分、以确保其已正确组装？

谢谢、

Rob

您好 Rob、

如我所附原理图图中所示组装 DAC5672A。

唯一要进行的校正是电容器。

输入总线和控制如图所示。

我会 说、双总线模式访问可以正常工作（我仅使用 DACA 总线并从 GND 断开 MODE 引脚）。

但是、我们需要 INTERLEAVE 模式。

谢谢、

Gil

尊敬的 Gil：

此外、请发送一些示例输出频谱以及测试条件和设置、因此我们了解什么在 IL 模式下不起作用。

我看到您在 62.5MHz 的采样时钟使用 Artix 7。

此致、

Rob

您好 Rob、

我们从 ILA 向您发送了屏幕截图。

这些是显示给 DAC5672A 的控件。

当我向 DAC 发送数据以将其输出为电压时、我需要执行两次这些事务、然后才会更新 DAC 输出上的电压。

我还能给你发送什么？

谢谢、

Gil

尊敬的 Gil：

我想 Rob 想问的是频谱。 您只是关注直流输出吗？ 从上面的 ILA 屏幕截图中、似乎您只是从 0x000 更新到其他恒定模式、因此仅存在电压漂移。

我也看过这张图、想知道问题是否是由于时钟为上升沿时 RESET_IQ 下降所致、以及是否未满足时序要求、从而导致整个第一次数据字更新丢失。 如果您在 ILA 修改版本中将 RESET_IQ 降至如下所示的下降时钟沿、这是否会使输出在第一次事务时更新？ 这是问题吗？ 如果不是、我不遵循具体问题。  

谢谢、Chase

嗨、Chase、Rob、

为什么需要频谱？ (SA)。

我使用它是因为我们的干扰非常低（小于 1mV）、这种干扰无法通过示波器检测到、并且是 使用 SA 进行测试的理想选择。

对于我们现在的问题,写作不起作用（数字/逻辑问题）,范围是适当的工具。 你不同意吗？

在本例中、我要在输入命令以创建直流输出后查找直流输出。

DAC 还将用于创建连续信号、但这用于后续级。

您是对的。 问题在于第一个事务的输出没有更新（仅在第二个事务上）。

我们确实在 clockiq 的下降沿放置 resetiq（在我们的设计中，clkiq 和 wrtiq 短接）。

（您可能已将 clkiq 与 axi_aclk（内部 FPGA AXI 信号）误认为是。

因此、我们会像数据表和 DAC5672 Interleaved Data Mode 文档中那样执行所有操作、但它仍然不起作用。

我们在这里遗漏了什么？

谢谢你

Gil

尊敬的 Gil：

您能否向我们发送您的 ILA 的更新快照？

此外、请尝试 在 WriteIQ/CLKIQ 的第一个上升沿之前将 SelectIQ 转换为高电平。

此致、

Rob