工具/软件：
您好、
我尝试在交错模式下使用 DAC5672A。
我正在将相同的数据写入两个通道。
WRTIQ 和 CLKIQ 连接到同一条线路。
据我所知、在 WRTIQ 和 CLKIQ 的第四个上升沿、应输入数据。
当它对我来说不起作用后、我增加了 4 个时钟周期、但现在仍然无法正常工作。
问题是什么？
我明白了吗?
我还使用了以下文档（DAC5652、DAC5662 和 DAC5672 交错数据模式）。
e2e.ti.com/.../dac5672a_5F00_X2_5F00_Interleaved_5F00_Mode-.pdf
谢谢你
Gil
尊敬的 Gil：
是的、器件上电后只需写入一次 SPI 寄存器。
在 WRTIQ 和 CLKIQ 引脚上测量时、得到 VIL = 0.23V、(max) VIH = 3.14V (min)。
这是在哪里测量的？ 确保在 DAC 时钟引脚上进行测量。
在 ILA 上、我看到 ResetIQ 应与 SelectIQ 的下降沿相同。 您能尝试将其延迟到右侧吗？ 请参阅下面的。
此致、
Rob
您好 Rob、
当然、WRTIQ 和 CLKIQ 是在 DAC5672A 引脚上测量的。
我把您的评论发给了我们的 FPGA 家伙。
另一个问题（可能两者都相关）：
我们可以在 DAC5672A 输出端看到在–68dBm 和约 17.4KHz 处出现杂散或某种小“山“（在连接到 DAC5672A 输出的 OPAMP 输出上测量，请参阅图）。
两个运算放大器输出均显示该值 (A 和 B)。
DAC5672A 输出变高时、信号会变强（下图显示 DAC5672A 数字输入最大值、其输出电压约为 0.5V、运算放大器输出电压约为 2V） 。
通过示波器看不到、因为电压约为 400uVpp。
不过、它会出现在我们的产品输出中、我们需要将其消除（它调制为信号输出）。
它不来自 DAC5672A 电源（已检查 AVDD）、也不来自 OPAMP（已断开 OPAMP 连接、并检查 DAC5672A 输出以发现其约为–78dBm） 。
DAC5672A 似乎是源。 您对此很熟悉吗？ 我们如何消除它？
谢谢、
Gil
尊敬的 Gil：
没有机制会在 DAC 内产生 17kHz 杂散。
我的猜测是耦合的东西、它不必源自 AVDD。 则可能是其他电源域。
我假设您使用的是一个接地端？
当输出与放大器断开连接时、您能看到杂散吗？ 端接这两个输出时、会发生什么情况？
如果您使用规格分析器进行检查、因为它为 50 欧姆。 您需要更改终端以反映如下。
否则、输出是横向的。
此致、
Rob
您好 Rob、
17.4KHz 问题已解决。
EVB 原理图有一个与 BIASJ_A 电阻并联的 0.1uF 电容器、有一条注释不组装它。
这是罪魁祸首。
你可以看到下面的能量约 2*17.4K、3*17.4K、4*17.4K（我电路中的运算放大器输出）。
在下面的图片中、电容器未组装：
组装输出电流（我的例子）时、它会影响从 1.2V 输出产生 20mA (IFS) 的内部电路（无论内部还是外部输出都是如此）和/或内部两个控制放大器和/或驱动输出电流的电路、从而产生我们看到的 17.4KHz 干扰。
我们仍然剩下不起作用的交错模式访问：
FPGA 家伙输入您的备注（ResetIQ 应该是 SelectIQ 的下降沿）、但它仍然不起作用。
我们在这里遗漏了什么？
谢谢、
Gil
尊敬的 Gil：
我想 Rob 想问的是频谱。 您只是关注直流输出吗？ 从上面的 ILA 屏幕截图中、似乎您只是从 0x000 更新到其他恒定模式、因此仅存在电压漂移。
我也看过这张图、想知道问题是否是由于时钟为上升沿时 RESET_IQ 下降所致、以及是否未满足时序要求、从而导致整个第一次数据字更新丢失。 如果您在 ILA 修改版本中将 RESET_IQ 降至如下所示的下降时钟沿、这是否会使输出在第一次事务时更新？ 这是问题吗？ 如果不是、我不遵循具体问题。
谢谢、Chase
