[参考译文] TI-JESD204-IP：与现有的 Artix-7 FPGA 设计结合使用

搜索/查看所有参考设计、甚至没有一个使用 GTP、因此没有一个很好的示例可以作为 Artix-7 的 mgt_8b10b_wrap 的基础。  我正在尝试根据文档使用 zc706_8b10、并手动修改 mgt_8b10b 以反映 Artix-7 应使用的内容、但我担心当我更改其中的内容时、我*无法*中断 TI-JESD204-IP 加密部分所需的内容、因此、我们非常感激您提供有关此方面的任何帮助。

我已经到达一个点、现在我只收到以下错误：

因此、我修改的包装器中的某些内容不正确、由于加密、我无法进一步调试它。 请告知我如何使用其 GTP 为 Artix-7 获得工作中的 mgt_8b_10b_wrap。 本手册确实规定支持此器件、但同样、没有可用于作为设计基础的工作示例。

我想澄清的原因是,我必须修改 mgt_8b10b_wrap 和*无法*像 Artix-7 一样使用它的原因主要是因为 Artix-7 GTP 收发器向导输出与 zc706_8b10b 参考示例中使用的 GTX 收发器向导有一些显著差异（其中所有设置都匹配）,一些差异示例如下:

• 使用 PLL 而不是 QPLL。 这需要对包装器文件进行大量修改、包括一些输出信号
• Artix-7 生成 8 个 GTX 对、而不是仅生成一个 GTP
   示例：在 mgt_8b10b_wrap 中有 gt[X]_gtxrxp_in 从 gt0_gtxrxp_in 到 gt7_gtxrxp_in 的条目、但 Artix-7 收发器向导仅为 gt0 创建条目。 还有许多其他类似的信号、因为 zc706 参考设计似乎支持 8 个 GTX 接口、而 Artix-7 仅生成一个 GTP。

这是最大的两个差异、但也有其他命名更改和一些不是由 Artix-7 收发器向导生成的其他缺失信号。  
 

尊敬的 Taylor：

如您所述、TI JESD IP 存档中的参考设计旨在作为进一步定制的起点、因此按收发器类别和/或 FPGA 系列进行分组。 对于 7000 系列、有一个通用收发器向导、GTX 参考设计预计适用于 7000 FPGA 中的 GTP 和 GTH。 遗憾的是、我们没有专门针对 GTP 的设计。

如果您保持 GTX 向导打开并将其用作参考、您应该能够为 GTP 项目找到类似的配置设置。  总的来说、除了 QPLL 差异外、为收发器生成的实体也应该相似。  

修改 TI 设计时、务必执行以下操作：
1>编辑收发器包装器以将相关的顶层信号连接到收发器实体
2>编辑顶级文件和设置以更新 JESD IP 的参数（这些参数馈送到 mgt 包装程序）
2.a>可以针对 LMFS 设置编辑 jesd_link_params.vh（也可以直接在顶部包装器的 IP 实例中编辑参数）
2.b>应根据模式需要为通道/样本映射编辑 refdesign_rx/tx.sv 文件

如果您正在构建仅限 ADC 的设计、则可以编辑 mgt 包装器以使 Tx 相关信号保持未连接状态（如果它们是 mgt 包装器的输出、则驱动为 0）。

我将查看文档以了解是否可以找到任何其他注意事项。 在合成之前、我会建议使用仿真（带环回）来确保功能正常。  

此致、
阿米特

Amet,
感谢您的反馈。 下面是我必须更改才能使代码合成的内容：

• 将以下信号设置为 0：
  • gt0_rxlpmhfhold_IN、gt1_rxlpmhfhold_IN  
  • gt0_rxlpmlfhold_in、 gt1_rxlpmlfhold_in
  • gt0_rxlpmreset_in、gt1_rxlpmreset_in  
• 设置要映射到 GTP PLL 的 QPLL 信号：
  
  • .gt0_pll0outclk_out (gt0_qplloutclk_out)
  • .gt0_pll0outrefclk_out (gt0_qplloutrefclk_OUT)
  • .gt0_pll0lock_out (gt0_qplllock_out)
  • .gt0_pll0refclklose_out (gt0_qpllrefclklose_out)
• ILA RX 代码进行了许多更改、因为该代码设置为 64 位 RX 数据长度和 8 个通道。 我手动将其修改为 32 位 RX 数据长度和两个通道、从而将探头总数减少到 3 个。

完成所有这些更改并添加到我自己的约束文件后、我得到了可合成 FPGA 板参考设计的参考设计、但在执行此设计时、会收到以下错误：
[DRC INBB-3]黑盒实例：类型为“TI_204C_IP"的“的单元格“ti_IP/TI_IP_inst"具有“具有未定义的内容、被视为黑框。 必须定义此单元格的内容、OPT_DESIGN 才能成功完成。

有什么关于如何解决此问题的想法吗？ 我将尝试运行仿真、看看它是否能让我了解导致该问题的原因

Amet,
我发现了上述问题、这是因为 我导入其余项目文件时误导入了 TI_204C_IP_ENTITL.sv。
谢谢、
Shane

Amet,
我已解决上述所有问题、但我认为我遇到了一个更大的问题、TI-JESD-IP 是否支持共享四通道？ 我所使用的 Artix-7 只有一个四边形、我们的设计中也有一个使用该四边形的 PCIe。

谢谢、
Shane

尊敬的 Taylor：

很高兴知道您已解决构建问题。 共享 Quad 会增加一些复杂性、因为时钟和复位控制 FSM 是整体 IP 的一部分。 您当然可以通过 TI IP 上提供的用户 GPIO 端口进行进一步定制。 它们从顶层运行到 mgt 包装器、因此您可以使用它们来控制/观察您认为合适的收发器端口。

此致、
阿米特