[参考译文] ADC14155QML-SP：逻辑&quot；1&quot；以及时钟为差分时的&quot；0&quot；电压

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1607187/adc14155qml-sp-logical-1-and-0-voltages-when-clock-is-differential

器件型号： ADC14155QML-SP

您好：  

通过查看数据表、我看到单端时钟情况中列出了逻辑“1"和“和“0"电“电压。 我们使用不同时钟时是否有明确定义的逻辑限制？  

作为参考、在最坏情况分析中、CLK+和 CLK-线路的每条线路最小电压摆幅均为~2.04V（以地为基准）。 与注册为时钟转换的最小值相比、我需要确保这里有足够的裕度、如果有可以描述或提供的差分波形示例、则对 TON 有帮助。