你(们)好
我正在使用 DAC38J84 EVM。
数据表中提到时钟和 Sysref 标准是 LVPECL (交流耦合)。
但在 EVM 架构中，Sysref 是 DC 耦合。 因此，推荐 的标准是 LCPECL 。
现在，我错误地将 LVPECL16从 LMK04828连接到 DAC。 这是否会损坏 sysref 路径？
你好，Jim
我认为我共享了错误的配置文件。 很抱歉
L = 4
K = 32
F = 2
因此，在我的理想状态下，K*F >17=> K 可以高于10。 因此 ，如果使用 K =10，我的配置也必须工作？
嗨，Jim，
问题不在于 K 的值
即使在 K =32时，我的同步也在切换
但同步信号在1个时钟周期中较低，并且再次较高
DAC 中没有错误
假设同步是 low....it，我们必须等待发送 BC 字符，但在这里，同步字符再次变低时，它就会变高。
因此，我的 IP 正在不断发送 CGS 和 ILA 数据
我正在使用 CMOS_SYNC_AB。
J21芯片是否会造成问题？
嗨，Jim，
问题不在于 K 的值
即使在 K =32时，我的同步也在切换
但同步信号在1个时钟周期中较低，并且再次较高
DAC 中没有错误
假设同步是 low....it，我们必须等待发送 BC 字符，但在这里，同步字符再次变低时，它就会变高。
因此，我的 IP 正在不断发送 CGS 和 ILA 数据
我正在使用 CMOS_SYNC_AB。
J21芯片是否会造成问题？
我认为问题在于 FPGA 和 DAC 之间的同步路径。
你好，Jim
1. K =32
2. F =2
3. Sysref 频率= 9.6 MHz
e2e.ti.com/.../dac_5F00_x8-_2D00_-config.cfg
完成所有这些配置后，我将重置 DAC JESD 核心
问题：
我正在使用 Sync_AB。
SYNC_AB 在一个时钟周期内会变得很低，并立即变得很高
FPGA 时钟= 153.6 MHz，K = 32，F = 2
请检查我的配置
吉姆
1.蓝线指示触发器位置
2.在 Alarm (警报)选项卡中，没有错误。 一切都好。
3.是的，我可以尝试 LVDS 同步。
此外，如果有任何机会....同步 变慢，它必须变慢，直到它再次检测到 BC 字符。 但此处的同步仅在1个时钟周期内为低
你好，Jim
同步切换问题已解决。 FPGA 固件存在问题。
同步为“高”后，我们无法发送正确的 ILA 数据。
感谢您的支持。
现在在 x8插值时，我的 JESD 链路工作正常，但在 x1插值时它不工作。
x1和 x8的 FPGA 代码是否相同 ？
FPGA 时钟= 153.6 MHz
FPGA Sysref = 9.6 MHz
DAC 克隆=307.2 MHz
DAC Sysref = 9.6 MHz
已 附加 x1的配置。
请核实这些情况。
e2e.ti.com/.../4421_5F00_K_5F00_32_5F00_Fs_5F00_312p5.cfg
您还可以解释乘法器和 VRange 的操作
线路速率= SERDES CLK *乘法器* 2？
(2是半价的蜂甲用途)？
