大家好，团队
我的客户有一些问题需要询问，请参阅下面的问题。
) 建议使用 OSC 进行 CLK 输入，如果有多个 ADS1602，则 CLK 应并行连接到每个 IC。 此 CLK 是否需要在 ADC 之后连接到控制 IC？ (例如 MCU，FPGA，CPU...等)
2) 基于上述问题，如果在 ADC 之后 CLK 未连接到控制 IC，控制 IC 如何在 CLK 下降边缘发送同步信号？
(第3条) 当系统通电时，控制 IC 只需要发送同步，然后 ADS1602将单独发送 FSS/SCLK/DOUT？ CLK，SCLK 和 SYNC 之间的顺序是什么？
4) ~规格，AINP&AINN 的输入电压是否只能为+2.95 µ A-0.05V？
你好 Jason，
为了同步多个 ADC，来自主 MCU 的同步脉冲应与 ADC 在同一个时钟内工作。 这对于满足数据表图1中的计时要求是必要的。
1. 是的，建议主机控制器(MCU，FPGA 等)通过通用时钟振荡器(如 ADS1602)运行。 这将更容易满足与 CLK 边缘相关的同步计时要求。
2. 您可以使用 D flop 将同步脉冲与 ADS1602 CLK 同步，其中 D 类 flip-op 的时钟输入为/CLK，输出为同步脉冲的同步版本。
3. 同步脉冲之前，时钟必须存在且稳定。 是的，同步脉冲之后，ADC 将生成 FSO，SCLK 和 DOUT。 有关这些信号的详细信息，请参阅图1和图2中的计时图。
4， AINP 和 AINN 的接地电压范围为-0.1V 至4.6V。 差值(AINP-AINN)必须介于-VREF 和+VREF 之间。 如果 VREF = 3V 典型值，则(AINP-AINN)的范围将从-3V 到+3V 差分。 请观看TI Precision Labs 的演示，该演示更详细地讨论了差分输入。
此致，
基思·尼古拉斯
精密 ADC 应用
凯西，您好！
由于 SYNC 是在规范中写入以在 CLK 的落边发送脉冲，后端控制 IC (FPGA 或 DSP 或 MCU)如何知道 CLK 的落边？
杰森
杰森：
只要 MCU 使用与 ADC 相同的 CLK 源运行，输出就会在 CLK 的上升或下降边缘上转换(加上一些传播延迟)。 您可以使用由逆变器和 D 类触发器组成的同步电路来确保同步信号在 CLK 的下缘发生变化。
此致，
基思
你好 Jason，
这是一个模拟波形。
此致，
基思
凯西，您好！
链接无法正常工作。
谢谢，能再发送一次。
杰森
您好，Keith，
1.当系统通电时，控制 IC 只需要发送同步，然后 ADS1602将单独发送 FSS/SCLK/DOUT？ FSO，SCLK 和 SYNC 之间的顺序是什么？ 
~规格，AINP&AINN 的输入电压是否只能为+2.95 µ A-0.05V？
杰森
