[参考译文] ADS54J60EVM：连接到 Xilinx VCU118板

理查德，

我看不到为什么这种做法不起作用的任何理由。 我们已经使用 TI JESD IP 测试了 VCU118和另一个 TI ADC，没有任何问题。 ADS54J60EVM 的 FMC 引脚 H2已打开，VC118原理图上的引脚“FMCP_HSPC_H_PRSNT_M2C_B”标记为“FMCP_HSPC_H_H_PRSNT_M2C_B”。 不确定是否需要将其绑定到 ADC 板上的 GND。 连接到 FMC 的 ADC 板上的 EEPROM 未编程，如果固件需要来自该部件的信息，这可能是一个问题。

同步的状态是什么？ FPGA 是否曾发出如此高的数据？

此致，

吉姆   

Xilinx JESD204内核的设置方式与 KCU105上使用的相同。 同步信号是我打开的“芯片作用域”信号之一，我无法判断它是否在核心首次启动时被驱动，但如果我强制执行核心重置，我可以看到它变低，如上所述，Rx_reset_done 线路也最终变高。 KCU105版本不需要任何额外重置。

两种设计都使用 REFCLK 作为 coreClk。 可以在 KCU105板上使用 glblClock，因为来自 LMK 的 CL_LA0_P/M 信号映射到 FGPA 上的全局时钟引脚。 在 VCU118上，它没有连接到时钟纸盒，因此我切换为使用 REFCLK 作为 CoreClk 进行两种设计。

在这两种设计中，都没有 FW 试图读取 E2，因此这不应该成为问题。 同样，内部版本也不使用该板存在信号。

我用外部电源为 TI 主板供电，这在某种程度上与 VC118发生冲突，尽管我认为如果不起作用，我将无法从 LMK 获得时钟，也无法从 ADC 获得空闲序列。

与  ADS54J60EVM 相比，其他工作的 TI ADC 电路板在 FMC 连接器上具有相同的 ADC 信号和时钟映射，这一点令人关注。 如果是这样，您可以提供适用于其它主板的参考设计，因为它应该适用于此主板。  

感谢参考设计，尽管这确实是一个不同的设备，所以 我不确定 ADS54J60EVM 是否可以与 VC118配合使用。

但鉴于这似乎是其中的大部分方法，我可以看到它在我重置时丢弃同步信号，并获得 bcbcbc 空闲字符，只是没有数据。 我会质疑复位电路，但正如我所说，KCU105的设计完全相同。  

同步是否会恢复到高位？ 如果没有，请查看是否可以手动切换，看看 ADC 是否开始发送 ILA 数据。 您正在为 ADC EVM 使用哪些配置文件？ 加载 LMK 配置文件后和加载 ADC 配置文件之前，请确保按 ADC EVM 上的硬复位。   

Chipscope 是否显示任何 ILA 数据？

如果 我打开 GUI 的 JESD 测试模式，我还能看到 bcbcbcbcbc。  

在同步完成之前的一段时间里，gt<x>_rxdata 行上有零，而 GT3_rxnotinintable 位对于每个通道都是高的。

设置脚本会关闭从 LMK 到 ADC 的 syref，我在重置 JESD 核心之前尝试重新启用它(正如我所提到的，在 KCU105上甚至没有必要这样做) 这 导致所有事情都变得非常疯狂，同步线路不断切换，BBC 字符现在实际上从核心主 rxData 端口中输出。   

如进一步所述，恒定 D21.5选项将 b5b5b5b5标注出来。 K28.5推出了 bcbcbcbc。 12个二进制八位数 RPAT 在 phy 和主内核之间的总线上创建一些随机数据，但不会导致主输出中出现任何内容。

理查德，  

GUI 有一些错误。 我只想使用配置文件。 我希望 ADC 在同步变高后立即开始发送随附文件中所示的 ILA 数据。 我正在与我们的固件团队核实，看看他们是否可以使用带有 ADS54J60EVM 的 VC118生成项目。

此致，

吉姆

我绝对没有看到任何类似的数据。 作为一项实验，我实际上只是用按钮来保持 ADC 处于重置状态，这不会改变我所看到的内容，即使在重置期间，我仍然会获得空闲序列，所以我猜这实际上是产生该序列的有效期，而不是 ADC。

复位按钮将冻结 ADC。 我预计不会有任何结果。 您是否尝试使用 TI JESD204B/C IP 而不是 Xilinx IP？ 此 IP 免费提供，用于我发送给您的参考设计。  

此致，

吉姆

我对重置的看法是，使用我拥有的指示器，无论我是否在重置中按住核心，状态标志和数据总线看起来都是一样的。

我确实提交了一份 TI JESD204B 内核的请求，但我没有收到任何消息，尽管我已经看到您发送的示例设计中包含了全部 xci 文件，我认为您只是在自己配置 Xilnix 内核的地方。 我们倾向于使用 VHDL 而不是系统 Verilog，但从我可以看到的一点来看，其中没有任何内容是与 Xilinx 核心分开的 IP。  

理查德，

我发送的示例不包括 TI IP 核心。 该核心不使用与 Xilinx 相关的任何内容。 收到您请求的软件包后，您将获得此 IP。 这项请求是在多长时间前提出的？ 我可以考虑加快速度。

此致，

吉姆   

那么，你给我发送的设计中使用的那种说法是不正确的？

我同时提交了请求，我是否在5天前在这里发布了最初的帖子。 尽管我必须承认，我不确定该流程是否要求提供足够的详细信息以正确制作核心内容。