[参考译文] ADC12QJ1600-Q1：CPLL 抖动规格及其应用放大器；SYSREF 窗口

尊敬的 Feng：

如果您对 CPLL 使用建议的抑制(9.5.7.7 CLK_CTRL2寄存器)、它会将附加抖动减少近一半。 但是、对于时域(LIDAR)应用、CPLL 附加抖动不是问题。

Sysref 窗口化用于确定性延迟。 默认情况下、PLLREF_SE 设置为零、这会将差分时钟传递到 sysref 窗口块。  

您好、Miguel、感谢您的快速回答。

正如 d/s 所声称的那样、SNR 规格。 可以是~ 58dBc、如果我们使用内部 CPLL 时钟频率、我是否知道 SNR 是多少？

对于第二个问题、我的主要问题是、由于它与 ADC 采样时钟重新关联、因此如果在 PLL 基准之间对相位进行微调、则 sysref 窗口化模块在这里不有用 时钟和 sysref 再次通过重新锁存进行更改。 您能否举一个示例说明 sysref 窗口操作的完整操作及其对 JESD204的影响？ 谢谢。

此致、

Feng  

您好 Miguel、您能不能帮助我们评估 ADC12QJ1600项目中上述两个问题的时钟设计请求？  

1、如果启用了内部 C-PLL、您能不能显示 ADC SNR 测试规格。 是什么？

2.如果启用了内部 C-PLL、则表示 SYSREF 窗口操作未检测到设置/保持时间规格。 在 SYSREF+/-和 ADC 之间增加时钟、因为 ADC 采样时钟来自 C-PLL、且其相位无法与 PLLREF 时钟对齐。 此外、以下器件还具有一个重新锁存电路、因此问题是、如果启用 C-PLL、该 SYSREF 窗口功能是否能够正常工作？ 在这种情况下、您可以帮助分享测试报告吗？ 我们迫切需要此功能来评估时钟解决方案。 感谢您的支持。

此致、

Feng

尊敬的 Feng：

有数据表(图8-38.....) )数据表中显示 CPLL 性能的图。

使用 sysref 窗口将在整个温度/电压范围内为您提供从 ADC 到 FPGA 的确定性/恒定延迟。 如果您不使用 sysref 窗口、则延迟可能会发生变化、因为它不是恒定的、例如、如果您为器件加电/断电、延迟可能会发生变化、因为它不是确定性的。

谢谢 Miguel。

在 d/s 中、SNR 规格。 通过禁用内部 CPLL 测量。 您能否借助内部 CPLL 帮助在 TI EVM 中运行它并分享 SNR 性能？ 非常感谢。

BTW、对于 JESD204标准、SYSREF+/-和 ADC 采样时钟之间的设置/保持时序对于确保忍者延迟至关重要。 但在 ADC12QJ1600的功能块中、为什么"SYSREF 窗口"块可以微调 SYNREF+/-和 PLLREF 之间的相位、而不是 SYSREF+/-和 ADC 采样时钟之间的相位？ 请帮您详细说明。 非常感谢。

此致、

Feng

禁用 CPLL 时测量 SNR。 当 在 ADC12QJ1600 EVM 板中启用 CPLL 时、您可以帮助共享 SNR/SINAD 测试数据吗？ 非常感谢。

谢谢。

那么、CPLL 在基准时钟和 CPLL 输出 FS 之间具有固定的相位误差？ 因为 JESD204需要设置和保持规格。 ADC 采样时钟之间的差异。 因此、我认为 CPLL 应该是一个零延迟 PLL、它在 REFCLK 和 CPLL 输出时钟之间具有相位对齐、它是正确的吗？  

BTW、为什么在图块中重新锁存 ADC 采样时钟？ 谢谢。

此致、

Feng  

您好、Miguel、

因此、我可以理解 CPLL 是具有相同相位边沿的一个零延迟输出、对吗？

对于已重新计划、请检查 d/s 中的时钟子系统、"SYSREF 窗口化"块之后的 SYSREF 信号由下图所示的 ADC 采样时钟重新计划、您能帮助检查为什么使用此重新匹配吗？ 这种重新匹配听起来会影响 ADC 采样时钟和 SYSREF 信号之间的设置/保持时序。 谢谢。

此致、

Feng

您好 Miguel、对于这个"重新匹配 SYSREF"函数有什么更新吗？  

谢谢。

Feng

一个问题：如果重新同步更改了 sysref 和 fsclock 之间的设置/保持时序？ sysref 窗口化模块正在微调 sysref 和 fsclock/PLL_REF 之间的设置/保持时序、但重新匹配会更改 sysref 和 fsclock 之间的时序。

此致、

Feng