[参考译文] ADC12DJ3200：ADC 采样

您好、Ayesha

请提供以下详细信息：

1. ADC 时钟频率是多少？
2. ADC 的寄存器编程设置/序列是什么？ 具体而言、什么是 JMODE 设置？
3. 输入频率是2.1GHz 还是100MHz？
4. 使用哪种类型的输入信号路径？ 平衡-非平衡变压器？
5. 能否提供信号路径或所有 ADC 连接的原理图？

此致、

Jim B

您好、Jim、

请在下面找到答案：

1. ADC 时钟频率是多少？ - 4.2Gsps (交错模式)
2. ADC 的寄存器编程设置/序列是什么？ 具体而言、什么是 JMODE 设置？ ADC 设置为 J 模式1
3. 输入频率是2.1GHz 还是100MHz？ 100 MHz
4. 使用哪种类型的输入信号路径？ 平衡-非平衡变压器？ 平衡-非平衡变压器 BAL-0009SMG
5. 能否提供信号路径或所有 ADC 连接的原理图？ 附件

此致、

Ayeshae2e.ti.com/.../ADC_5F00_SCH.pdf

您好、Jim、

此外、在没有射频输入的情况下、FS/2分量具有非常高的预显性。 ADC 设置为 JMODE 1、K 设置为5。 请查找在没有射频输入  e2e.ti.com/.../ADC_5F00_4a_5F00_plot_5F00_without_5F00_signal.pdf 的情况下获取的信号图

您好、Ayesha

在多个电路板上是否会出现相同的行为？ 还是单个电路板上的这个 ADC 显示奇数行为？

您能否共享要编程到 ADC 的寄存器设置？ 您是否向所有 ADC 写入相同的值？

您能否确认问题 ADC 的电源电压是否在规格范围内？

此致、

Jim B

您好、Jim、

我们在所有电路板上的行为并不相同。 它的5张卡中只有一张卡的行为是这样的。

所有卡都具有相同的代码和配置。 请找到以下 ADC 寄存器值：

ADC 电源处于指定范围内。

  X"000080"、
   X"002900"、   
   X"002A00"、
   X"0030C4"、
   X"0031A4"、
   X"0032C4"、
   X"0033A4"、   
   X"004801"、
   X"006001"、
   x"020000"，  --禁用 JESD  
   X"006100"，   --停止校准
   X"020101"、  --选择 JMODE 1
   X"020204"，  --程序 KM1 (K-1)，K=5，KM1 =4
   X"020403"、  --启用扰频器、带符号二进制补码数据格式、~SYNCSE 用作~同步
   X"020500"、
   X"020600"、  -- DID = 0
   X"0211F2"、
   X"0212AB"、
   X"02130F"、  
   X"006101"、  
   X"020001"、
   X"021602"、
   X"021902"、
   X"022000"、
   x"022100"、
   x"022200"、
   X"0223C0"、
   X"02B000"、
   X"02B105"、
   X"02B500"、
   X"02B600"、
   X"02B700"
  

您好、Jim、

我们完成了 X 射线、一切看起来都很好。 请找到所附的 X 射线影像以供参考。

这似乎是内部 ADC 偏移的问题。 在手动调整偏移寄存器时、Fs/2分量降至-60dBFS。 现在、FS/4和 FS/2-Fin 分量在-45dBFs 时仍然很明显。 我们正在尝试调整 ADC 计时寄存器。  

在项目中使用的总共40个 ADC 中、有3个 ADC 存在相同的问题。 默认出厂调整设置(偏移/ ADC 时序)似乎存在问题。  请告诉我们原因。

在其中一个 ADC 中、对于0dBm 输入、捕获的模拟输入为-45dBFS。 请建议如何进一步处理此问题。

此致、

Ayesha

您好、Ayesha

我已经查看了您的原理图和寄存器设置。 所示的原理图详细信息看起来不错。  

寄存器设置也看起来正常、但我会在末尾添加以下序列以触发新的校准。 需要执行校准才能实现最佳性能。 对于单输入模式、该过程将匹配转换器的增益、从而更大限度地减少任何与增益相关的 FS/2 Fin 杂散。

  x"006C00"、 --清除 CAL_SOFT_TRIG
   x"006C01"、 --设置 CAL_SOFT_TRIG

转换器之间的失调电压匹配通常非常好、因此大 Fs/2杂散是意料之外的。 您可以在执行校准之前尝试设置 CAL_OS = 1 (寄存器 x"006205")、以查看这是否会提高 Fs/2电平。 请注意、使用 CAL_OS = 1时、需要关闭输入信号、或者用户必须确保输入信号在直流附近没有内容、或者在直流附近混叠的信号。 有关这方面的更多信息、请参阅数据表中的偏移校准。

我还将仔细检查 BAL-0009SMG 组件的输入和输出端子连接。 我已经看到焊接问题会导致这些连接处出现开路、这可能导致其中一个电路板中出现低信号电平。  我认为边界连接也可能导致输入信号平衡问题、从而导致 HD2性能下降。  

如果您使用的 ADC12DJ3200器件时钟频率为2.1GHz、则交错时序的出厂调整设置可能无法提供最佳性能。 这将导致 FS/2-Fin 杂散电平增加。 您可以重新调整修整设置以提高此杂散水平。  

JMODE1的时序重新调整过程如下： 当使用单输入时、前景校准模式可调整寄存器0x0080处的 TADJ_A_FG90设置、以减少时序不匹配并降低 FS/2-Fin 杂散电平。 读取该寄存器中当前编程的值、并略微增大或减小该值、以找到 FS/2-Fin 杂散电平最小化的点。 该值很可能只需更改10-20个步骤即可改善情况。

我希望这对您有所帮助。

此致、

Jim B