[参考译文] ADC12DJ3200：关于 JESD204B RX 数据到达时间变化

你(们)好
您如何测量"数据到达时间"？
您是否意味着某些通道数据在链路建立时比其他通道数据更早到达？
或者，您是否在多次配置和启用系统时比较了从信号输入到结构中到达的延迟，即从一个系统启动到下一个系统启动的延迟不同？
ADC 是否接收到频率和相位锁定到 ADC 时钟的 SYSREF 信号？
ADC SYSREF 接收器和 SYSREF 处理是否已启用？
您是否使用了一种可用的方法来优化 SYSREF 采集 CLK 时序、即自动 SYSREF 校准或 SYSREF 窗口？ (有关多器件同步和确定性延迟、请参阅数据表的 SYSREF 采集部分)。
您使用的是哪款 Xilinx FPGA？ 我们提供了一些适用于 ADC12DJ3200的 Xilinx JESD204B 固件示例。
您能否共享发送到 ADC 的完整寄存器写入集合？
此致、
Jim B