[参考译文] ADC12DJ3200EVM：REFCLK Nebo RECLK 的自动设置

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：ADC12DJ3200EVM
主题中讨论的其他器件：ADC12DJ3200、 LMK04828

你(们)好

我使用 ADC12DJ3200 ADC 和 Digilent 板。

我希望达到5GSPS、JMODE0、因此线路速率为10Gbps、REFCLK 为500MHz、coreclk 为250MHz。

在 GUI 中、我选择 Fs = 2500MSPS 且具有 JMODE0。我想将 CLKOUT0用于 REFCLK、将 clkout12用于 coreclk。如何校正 setDCLK 分频器？我认为 LMK04828的输入频率为3.2GHz、对吗？

0 admin 7 年多前

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你好，Tomas

当为 JMODE0配置时钟频率为2500MHz 时、发送到 FPGA 的2个时钟默认为250MHz。 LMK04828接收的输入时钟频率与发送到 ADC 的时钟频率相同、在本例中为2500MHz。

要将其中一个 FPGA 时钟更改为500MHz、只需将相应的 DCLK 分频器从10 (十六进制)更改为5 (5十六进制)。

CLKout1 DCLK 分频器用于 FPGA_JESD_CLK_A、该分频器会发送到 FMC 连接器引脚 D4和 D5。

CLKout8 DCLK 分频器用于 FPGA_JESD_CLK_B、该分频器被发送到 FMC 连接器引脚 G6和 G7。

要永久更改这些设置以适用于此采集板、您可以编辑 JMODE0的 LMK04828配置文件。该文件位于文件夹位置"C：\Program Files (x86)\Texas Instruments\ADC12DJxx00 GUI\Configuration Files"中。

该文件名为"LMK04828_JMODE0.cfg"。

只需复制原始文件以进行备份、然后进行必要的编辑即可。

CLKout1 DCLK 分频器位于寄存器0x100

CLKout8 DCLK 分频器位于寄存器0x130上

如果您需要其他信息、请告知我们。

此致、

Jim B

0 admin 7 年多前

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您好、Jim、

感谢您的快速响应。

"CLKout8 DCLK 分频器用于 FPGA_JESD_CLK_B、该分频器发送到 FMC 连接器引脚 G6和 G7。"

但在原理图中、我看到 JESD_CLK_B 的 CLKOUT12 DCLK 分频器 ii、它是错误吗？

0 admin 7 年多前

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你好，Tomas

你是对的。 DCLKout12用于 FPGA_JESD_CLK_B 我为 DCLKout12提供的分频器值地址0x130h 是正确的。

我刚才错误地提到了 DCLKout8。该输出的分频器位于0x120h。

此致、

Jim B

0 admin 7 年多前

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Jim
感谢您的澄清、它解决了我的问题。

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