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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/722499/ads4449-clock-input-level-for-lvpecl
您好！
我在设计中使用的是 ADS4449。 我担心时钟进入 ADC。 如果 Vpp (.636v 或0dBm)进入 ADC 的 LVPECL 时钟对动态范围的影响是什么、ADC 能够使用该时钟执行其操作。
此致
M LOKESWARA Reddy
贝尔
080-22195851
Reddy、
振幅将影响 ADC 的 SNR 和 SFDR。 请参阅数据表的图26。
此致、
Jim
如果使用100Mbps 采样率和输入频率70MHz 和0dBm 时钟(LVPECL)，它将对 SNR 和 SFDR 产生什么影响。在哪里可以获得信息？如果使用具有上述规格的 LVDS 时钟，SNR 和 SFDR 有任何改进？
Mlofeswara Reddy
Bel、
由于 SFDR 和 SNR 的性能相当恒定、时钟振幅在0.5 - 1.7Vpp 之间、在查看图34和36后、我会根据您的设置估计您的 SNR 约为70dBFS、SFDR 约为87dBc。 时钟振幅在1.4 - 1.7Vpp 之间时、您可能会获得稍好的数字。
如果使用100Mbps 采样率和输入频率70MHz 和0dBm 时钟(LVPECL)，它将对 SNR 和 SFDR 产生什么影响。在哪里可以获得信息？如果使用具有上述规格的 LVDS 时钟，在 SNR 和 SFDR 方面有任何改进？您应该建议使用任何文档？
我使用100MHz 输入时钟对 EVM 进行了一些测试、该时钟在0.421Vpp 到1.12Vpp 之间变化、模拟输入音调为70MHz。 SNR 和 SFDR 结果显示在随附的文件中。 希望这对您的问题有所帮助。
e2e.ti.com/.../ADS4449EVM-Test.pptx
Jim、
感谢你的答复。
