[参考译文] ADS8860：到 SCLK 的 DOUT 时序

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/729751/ads8860-dout-timing-to-sclk

器件型号：ADS8860
主题中讨论的其他器件： ISO7741

我们计划结合使用 ADS8860 ADC 和 ISO7741隔离器组装的菊花链模块。我们将处理通信时序和最大 SCLK 频率。由于使用了隔离器、ADS8860数据表中提到的 TD-CK-DO = 13.4ns MAX 参数(从 SCLK 变为低电平到 DOUT 上的有效数据的延迟)对于我们的应用非常重要。

我想问一下、TD-CK-DO 时间与 SCLK 频率之间是否存在任何关系？
第二个问题是 TD-CK-DO 时间与 DOUT 引脚负载(寄生电容等)有何关系？在我们的应用中、DOUT 通过源端接电阻~33欧姆连接到 ISO7741。

5 年多前

0 admin 5 年多前

TI__Guru**** 1139930 points

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Lukas、您好！

欢迎访问 TI E2E 社区。

TD-CK-DO 被指定用来确定主机控制器的建立时间。在您的情况下、我假设您的 SCLK 频率为66.6MHz、或 t-SCLK 为15ns。 TD-CK-DO=13.4nS、这意味着 DOUT 在 SCLK 的下降沿之前至少(15-13.4) 1.6nS 有效。 DOUT 在 SCLK 的下降沿之后对于 TH-CK-DO 也将保持有效、或者3ns 最小值

如果您在 SCLK 的上升沿捕获数据、TD-CK-DO 将限制您的最大 SCLK 频率。在这种情况下、最小时钟周期为13.4nS/0.45=30nS、或者最大频率为33.3MHz。

根据数据表中的图4、在500uA 负载和20pF 电容下对 ADS8860进行了测试。 ISO7741的最大输入电流为+/-10uA 和2pF。寄生电路板电容可能会使 DOUT 引脚看到的总电容加倍、但仍远低于测试条件、因此您应该期望在该负载下完全满足计时规格。

此致、
Keith N.
精密 ADC 应用

0 admin 5 年多前

TI__Guru**** 1139930 points

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您好、Keith、

感谢您的回答。

因此、TD-CK-DO 表示与主机或其他 ADS8860正确通信的最大设置时间(限制)、但 DOUT 的实际设置时间将更短。 DOUT 的实际建立时间由应用决定。我是对的吗？

此致、Lukas。

0 admin 5 年多前

TI__Guru**** 1139930 points

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尊敬的 Lukas：

是的、如果满足 ADC 的其他工作要求、例如电源电压范围、温度范围、DOUT 上的负载等、TD-CK-DO 的13.4nS 值就是您将看到的最长时间

如果您在实验中的某个器件上测量了该规格、则测量的值将会更小。但是、零件之间会存在差异、尤其是在零件在不同时间制造时、因此在设计系统时需要使用最大值。

如果我理解您的问题、是的、DOUT 的"实际"设置时间(您在实验中的特定器件上测量的值)将取决于系统的具体细节、但也会因器件而异。

此致、Keith

0 admin 5 年多前

TI__Guru**** 1139930 points

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现在已经很清楚了、请您注意。 Lukas

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