[参考译文] ADS8860：到 SCLK 的 DOUT 时序

Lukas、您好！

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TD-CK-DO 被指定用来确定主机控制器的建立时间。 在您的情况下、我假设您的 SCLK 频率为66.6MHz、或 t-SCLK 为15ns。 TD-CK-DO=13.4nS、这意味着 DOUT 在 SCLK 的下降沿之前至少(15-13.4) 1.6nS 有效。 DOUT 在 SCLK 的下降沿之后对于 TH-CK-DO 也将保持有效、或者3ns 最小值

如果您在 SCLK 的上升沿捕获数据、TD-CK-DO 将限制您的最大 SCLK 频率。 在这种情况下、最小时钟周期为13.4nS/0.45=30nS、或者最大频率为33.3MHz。

根据数据表中的图4、在500uA 负载和20pF 电容下对 ADS8860进行了测试。 ISO7741的最大输入电流为+/-10uA 和2pF。 寄生电路板电容可能会使 DOUT 引脚看到的总电容加倍、但仍远低于测试条件、因此您应该期望在该负载下完全满足计时规格。

此致、
Keith N.
精密 ADC 应用

您好、Keith、

感谢您的回答。

因此 、TD-CK-DO 表示与主机或其他 ADS8860正确通信的最大设置时间(限制)、但 DOUT 的实际设置时间将更短。 DOUT 的实际建立时间由应用决定。 我是对的吗？

此致、Lukas。