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器件型号：DAC38RF82 主题中讨论的其他器件： DAC38J82
你(们)好。
这是 上一个线程的后续操作。 刚刚再次回到这个项目、并尝试了150MSps 配置、但它不起作用。
我们当前的 FPGA -> DAC 以 250MSPS 符号速率运行、FPGA JESD204 4通道的线路速率为10Gbps。 串行器/解串器速率为2.5Gbps。 JESD 格式为42111。 interp=8x。 DACCLKP/N 引脚时钟频率为250MHz、SYSREF 脉冲频率为7.8125Mhz。
我提出 了我们有效的250MSPS DAC 寄存器设置、尝试进行比较、并有几个问题。 (VCO =8.9Ghz、速率="00"(满))
1) 1)数据表中的表3。 通道速率与串行器/解串器 PLL 输出频率列线路速率之间的关系、这是总吞吐量(10Gbps)还是串行器/解串器速率(2.5Gbps)？ 我假设它应该是总吞吐量。 串行器/解串器 PLL 时钟为2.5GHz。
2) 2)图28。 串行器/解串器 PLL 的参考时钟。 什么是串行器/解串器 PLL REFCLK？ 根据我们在 SRDS_CLK_CFG 中的设置，串行器/解串器 PLL REFCLK 应为 8.9Ghz/4 = 2.225Ghz。 但是、根据表4中 MPY 为 x14的值、串行器/解串器 PLL 参考时钟应为2.5GHz/5=500MHz。
请参阅随附的 DAC 寄存器设置电子表格。
非常感谢！
