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[参考译文] ADS1278-HT：芯片 SPI 采集数据问题

admin
Guru**** 2387060 points
Other Parts Discussed in Thread: ADS1278-HT, ADS1278
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1232067/ads1278-ht-chip-spi-acquire-data-issue

器件型号：ADS1278-HT
主题中讨论的其他器件： ADS1278

大家好、

在调试 ADS1278-HT 时遇到了一个问题、即在使用 TDM 动态位置数据模式获取数据时发现不正确的数据。

下图显示了硬件连接图：

CLK 引脚连接到单片 PWM 引脚、单片发送25kHz 的方波(参见下图)、MODE0连接到 GND、MODE1在10K 时上拉至3.3V。 PWDN1至4 10K 上拉至3.3V、仅启用通道1-4。 通道1和2当前处于悬空状态。 通道3连接到振幅约为1.0V、共模电压为1.65V 的差分电压信号。 通道4的负端接板 GND、正1.8V (用于测试目的)。  

下图显示了 STM8AF 单片的 SPI 获取数据驱动器：  

该程序监控 ADS1278_DRDY 引脚的变化、为低电平时、表示 ADS1278已完成转换并调用 ADS1278_SpiInOut 来获取数据。 由于只有1 -- 4个通道被启用，12个字节就足够了。 程序在以下位置设置断点监视、并发现对于所获得的数据更改没有规则：  
您能帮助检查这个问题吗？ 谢谢。
此致、
樱桃
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    TI__Guru**** 2387060 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Cherry：

    观察结果。

    1. 最低的 CLK 频率为100kHz。  请要求客户将 CLK 频率增加到至少100kHz。

    2. 我无法从提供的数据中看出，但 CLK 频率必须是连续的。  如果 CLK 在运行期间停止、则需要将/SYNC 引脚置为有效以正确复位器件。

    3. SCLK 频率不能大于 CLK 频率。  假设 CLK 增加到100kHz、那么在这种情况下、SCLK 的最大频率将为100kHz。  从提供的信息中无法清楚地看出 SCLK 频率是否小于 CLK 频率。

    4. 加电后、并且所有电源电压处于建议的运行条件内、/SYNC 引脚应该被置为有效以正确复位器件。

    请要求客户为/DRDY、SCLK 和 DOUT1引脚提供示波器或逻辑捕获、类似于数据表中的图76、以确认正确的时序。

    此致、
    Keith Nicholas
    精密 ADC 应用

  • 0
    TI__Guru**** 2387060 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的  Keith Nicholas：

    感谢您的支持。

    在获得的数据仍在跳跃时、客户按照您的建议进行了一些更改：

    1) 1) CLK 频率已增加至180kHz、即来自单片 PWM 硬件的脉冲信号和连续信号、如下图所示：

    2) 2) SCLK 频率约为90kHz 和1/2clk、如下图所示：

    3) 3) 初始化时/SYNC 引脚被拉至低电平并保持高电平1s。

    4) DOUT1和/DRDY 信号如下：

    5) 5) 转换后的数据从串行接口助手获得、如下图所示：

    将基准电压与2.5V 相加、1278第4行直接与2V 相加。转换结果高位为0x6686/0X7FFF*2.5V=2.0024V、表示转换有时正确、但图中红色区域仍出现乱码的数据。 如何确保稳定性？  

    谢谢。此致、

    樱桃

  • 0
    TI__Guru**** 2387060 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Cherry：

    这可能是一个时序问题、即在下一个转换数据就绪之前、数据不会在时钟沿从器件输出。  

    观察 SCLK 波形和90kHz SCLK 频率、为了传输12个字节、需要大约1.2ms。  代码额外增加了2ms 的延迟、总时间为3.2ms。  根据/DRDY 频率、总转换时间约为2.844ms。  我建议将额外延迟减少到总共1ms (2x 0.5ms)。  这样应该会留下足够的时序裕量。

    请要求客户在4个数据速率周期(6ms)的时间段内同时捕获/DRDY 和 SCLK、以确认在下一个/DRDY (高电平到低电平)之前读取12字节的数据。

    此致、
    系统工程师