[参考译文] ADS1278-HT：芯片 SPI 采集数据问题

您好 Cherry：

观察结果。

1. 最低的 CLK 频率为100kHz。  请要求客户将 CLK 频率增加到至少100kHz。

2. 我无法从提供的数据中看出，但 CLK 频率必须是连续的。  如果 CLK 在运行期间停止、则需要将/SYNC 引脚置为有效以正确复位器件。

3. SCLK 频率不能大于 CLK 频率。  假设 CLK 增加到100kHz、那么在这种情况下、SCLK 的最大频率将为100kHz。  从提供的信息中无法清楚地看出 SCLK 频率是否小于 CLK 频率。

4. 加电后、并且所有电源电压处于建议的运行条件内、/SYNC 引脚应该被置为有效以正确复位器件。

请要求客户为/DRDY、SCLK 和 DOUT1引脚提供示波器或逻辑捕获、类似于数据表中的图76、以确认正确的时序。

此致、
Keith Nicholas
精密 ADC 应用

尊敬的  Keith Nicholas：

感谢您的支持。

在获得的数据仍在跳跃时、客户按照您的建议进行了一些更改：

1) 1) CLK 频率已增加至180kHz、即来自单片 PWM 硬件的脉冲信号和连续信号、如下图所示：

2) 2) SCLK 频率约为90kHz 和1/2clk、如下图所示：

3) 3) 初始化时/SYNC 引脚被拉至低电平并保持高电平1s。

4) DOUT1和/DRDY 信号如下：

5) 5) 转换后的数据从串行接口助手获得、如下图所示：

将基准电压与2.5V 相加、1278第4行直接与2V 相加。转换结果高位为0x6686/0X7FFF*2.5V=2.0024V、表示转换有时正确、但图中红色区域仍出现乱码的数据。 如何确保稳定性？  

谢谢。此致、

樱桃