尊敬的 TI 专家：
我的客户现在使用 LMK04828和 Xilinx FPGA (使用 JESD204B)测试 ADS54J69
方框图如下所示；
他们确认 FPGA_JESD_CLK 为100MHz。 (可以)
并将 Clkout 12和13 DCLK 分频器从30更改为24 ->已确认125MHz 输出。 (修复此配置是否正确？)
问题是他们无法看到 LMK04828的 DCLKOUT2和 SDCLKOUT3的输出。
附加文件是 GUI 的配置。 您能否检查设置并找到这些输出的正确配置？
如果您需要更多信息、敬请告知。 谢谢。
此致、
蔡斯
尊敬的经理：
因为 Jim 已从 TI 退休、所以我希望有人支持这个主题。
1.我的客户测试了 JESD_TEST 模式、正如 Jim 所说的、但得到了不同的结果。
-> 0001 0000 8000 8000 8001 8000 8000 8000 8001 .. (重复)数据也不同、周期也不同。
2.在 Xilinx PAI 芯片组上、它们将 ADC 采样率设置为500MHz (2ns)和125MHz (8ns X 4样本)。 gt0/gt1的结果如下所示；
我认为它也与我们预期的模式不同。
3.有没有测试方法来验证 IC 是否正常工作？
此致、
蔡斯
尊敬的 Rob：
感谢您的支持。
如果有有关上述问题的更新、请告知我。
下面是我的客户提出的其他问题;
上次 Jim 说 JESD_TEST 模式应为0x0001、0x0002、0x8000、0x8000、0x8000、 0x8000、0x8000、0x8000并重复。 对吗？
2.我们在 ADS54J69数据表中找到关于 DA0/1通道的信息 您能否按照 DA0/1通道的顺序告诉我 JESD_TEST 模式的顺序？
此致、
蔡斯
