[参考译文] ADC12J1600：采样率为1.6g、但在其他频率下停止工作

您好！

您能否分享一些有关如何配置到 ADC 的时钟、发送到 FPGA 的参考时钟以及如何计算其值的详细信息。

谢谢。

埃里克·克莱克纳

您好、Eric、

下图显示了1.6GHz 时 ADC 和 FPGA 的时钟配置：

这里是 LMX2581和 LMK04826B 的原始寄存器：

e2e.ti.com/.../2024_2D00_01_2D00_12_2D00_1600Mhz_5F00_lmx2581.txte2e.ti.com/.../2024_2D00_01_2D00_12_2D00_1600Mhz_5F00_lmk04826B.txt

ADC 的寄存器通过 FPGA 逻辑完成。

当我尝试更改 ADC 速度时、仅修改了时钟设置、而 ADC 保持了原来的状态。

此致。

男性

ADC12J1600中的"NCO_RDIV"寄存器是否需要设置？ 幸运的是、只有1.6GHz 方能正常工作。

我已经尝试配置"NCO_RDIV"寄存器、将 ADC 速度设置为1.28GHz、但仍然无法建立 JESD 链路。

有什么可以试试 Eric 吗？

有什么建议吗?

大家好，孔

分享一些关于设计的 FPGA 方面的细节、如方框图。 这将帮助我们缩小问题所在的范围。

谢谢！

埃里克

您好、Eric、

这是 FPGA 设计连接时钟和 ADC IC 的顶层方框图。

上电时、BOOT_CLK 允许 Clock_generator 和 Clock_distrubrutor 配置 LMX2581和 LMK04826B 以在1.6GHz 下运行 ADC。

并驱动 DEVCLK1_FPGA 生成、驱动源自系统时钟10/20/100/200/400MHz、然后触发 ADC_Interface 通过串行接口配置 ADC 寄存器。 然后 ADC_Interface 持续回读地址0x205处的 JESD_LINK_UP 状态(位6)、直到其设置。 只有这样、JESD_LANE 模块才会初始化 JESD204b 接收器。

问题：当我们将 ADC 速度从1.6GHz 更改为其他时、JESD_LINK_UP 永远不会被设置。

您好、Eric、

有关 FPGA 的信息是否足够？

此致。

天哪。

大家好、

请确认 QPLL 报告已锁定 FPGA 中的 PHY。 更改时钟频率时、所有导出的时钟都将以正确的比率更改、但可能需要更改 PLL M/D 设置、以将 VCO 保持在所需的范围内。 我假设您的 FPGA 代码也在检查 JESD IP 的状态以便进行正确初始化。

此致、

艾米特

尊敬的 Amet：

对于 LMX2581、FPGA 代码仅写入寄存器并检查 LD 引脚是否设置为高电平。

对于 LMK04826B、FPGA 代码再次仅写入寄存器、但此时间会等待20ms 的结束标志锁定到 FPGA。 猜测这是假定 PLL 处于锁定状态并且不读取任何状态寄存器。

是的、FPGA 会检查 JESD IP 的状态、但仅报告 Xilinx JESD_PHY 内核上的位错误、因此无法启动链路。

此致。

男性

尊敬的 Amet：

对不起、我正忙于另一个项目。 我再看一下  LMX2581和 LMK04826B 的 PLL 锁、将读取功能添加到当前 FPGA 代码中需要一些时间。

至于 ADC12J1600、5/4 PLL 在寄存器0x202 (位7)中被禁用、因此不应设置寄存器0x205 (位2)中的 PLL_LOCK。

此致。

天哪。

大家好、

如果我之前的评论不是完全清楚,我表示歉意。 这两个要点都仅适用于 FPGA 端。 FPGA PHY 需要经过初始化、然后 FPGA 中的 JESD IP 才能开始启动链路。 此外、FPGA 的 SYNCn 信号将是一个很好的指标、指示 JESD IP 是否成功通过了链路启动的 CGS 阶段。

此致、

艾米特

尊敬的 Amet：

我可以确认 PLL (MMCME2)已锁定在 FPGA 侧、这是微火焰系统时钟启动的一部分。

JESD IP 是我们自己的 IP、由先前的工程师编写。 JESD 接收状态机尝试锁定到 CGS、但 Xilinx JESD_PHY 内核在  rxnotinable 和 rx色 散器上报告错误、这会导致其复位并重试。 我相信由于状态机不断自我复位、SYNCn 将会切换。 我将在下一次调试构建中对此进行确认。 JESD_PHY 中的数据链路速率配置不正确？

此致。

天哪。

尊敬的 Amet：

针对该线程的更新、我们现在在 ADC 中对 NCO_RDIV 寄存器进行编程、导致 JESD_LINK_UP 现在对所有尝试的频率读回设置为 true。 但我们仍然无法获得 JESD 链接来在 FPGA 端进行初始化、也就是我们的逻辑。 因此、我们将尝试集成 TI JESD IP 内核、看看我们是否有希望。

此致。

男性

我也忘了说、我们尝试了多种预加重设置(0到15)来解决接收器位错误。 似乎没有任何改进。