[参考译文] ADC3663：使用18位映射时的 FCLK 占空比55/45

尊敬的 Geoff：

感谢您的快速回复。

根据您的建议、我进行了以下配置：

1. 写入地址0x07：0x2b
2. 写入地址0x13：0x1
3. 等待1毫秒
4. 写入地址0x13：0x0
5. 写入地址0x19：0x10
6. 写入地址0x1b：0x80

我通过读回相关地址来验证了此配置。 此外、我使用以下结果读回 FCLK_PAT 寄存器：

• 0x20：0x0
• 0x21：0xFC
• 0x22：0x0F

这是默认设置、对于2线制接口应该是正确的。 但是(见所附屏幕截图)我仍然获得55/45占空比。

此致、

Felix

Felix、

我将把这个交给我们的其他一位工程师进行设置和做一些测试。  请给他们几天时间、以便对其进行设置和测试。

此致、

Geoff

尊敬的 Felix：

我在其中一个工作台上设置了 EVM、并遵循上述相同的配置步骤、并使用相同的采样率。  

在探测 FCLK 引脚时、占空比为50/50、如这里的示波器所示。 您的问题可能是由其他原因引起的...  您是否正在使用 TI 的某个 EVM、或者您是否在单独的电路板设计上测试该器件？

即使如此、为54/46的 FCLK 仍应处于规格范围内、很可能不会使您的应用出现问题。

谢谢！

Joseph

尊敬的 Joseph：

感谢您的快速回复。 我使用的是定制设计。 我们为 ADC3663提供以下频率：

• 采样时钟(CLKP/N)：62.5 MHz
• DCLKINP/N：312.5 MHz

我将测量扩展到了以下信号：CLKP (单个、通道4)、DCLK (差分、通道1)、FCLK (差分、 通道2)和 DA0 (差分、通道3)。

SPI 配置与之前相同。 在此提醒：

1. 写入地址0x07：0x2b
2. 写入地址0x13：0x1
3. 等待1毫秒
4. 写入地址0x13：0x0
5. 写入地址0x19：0x10
6. 写入地址0x1b：0x80

由于 DCLK 的原因、我现在可以对 FCLK 半个周期之间的位进行计数。 对于45%、我获得9位(这是我所期望的)；对于55%、我获得11位、这是完全错误的。

我认为根本原因是、 FCLK 和 DCLK 在频率方面仍然具有1/10的关系。 FCLK 位于31.25 MHz 上、而 DCLK 位于312.5 MHz 上。 对于20位输出来说、这是正确的、但对于18位则不正确。

我还观察到、DCLK 信号(随附屏幕截图中的通道1)不对称(占空比53/47、请参阅 Meas 21 im 图像)。 这可能是我观察到的行为的原因吗？

此致、

Felix