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[参考译文] TPD5S116:当从端口侧进行电平转换时、SYS 侧 SDA 电压不正确

Guru**** 2394495 points
Other Parts Discussed in Thread: ESD224, TPD5S116

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1509333/tpd5s116-incorrect-sys-side-sda-voltage-when-level-shifted-from-port-side

器件型号:TPD5S116
主题中讨论的其他器件:ESD224

工具/软件:

大家好、我 在设计中使用了两个 ESD224 +一个 TPD5S116、分别连接 SOC (SYS 侧)和 HDMI Type A 连接器(端口侧)。 原理图屏幕截图如下所示:

虽然 HDMI 监视器可以正确显示内容、但我们发现、当信号从从器件(端口)传输到主器件(SYS)时、DDC I2C SDA 波形异常、如下所示:

 DDC 端口侧、Ch1 = SDA、Ch2 = SCL

 DDC 系统侧、Ch2 = SDA、Ch3 = SCL

从波形可以看出、系统到端口转换对于逻辑高电平和低电平都是可以的(来自 SCL 波形);端口到系统转换对于逻辑高电平是可以的、但对于逻辑低电平、端口侧正失调电压约为0.4V (仍低于数据表最大 VIH 端口规格1.25V=1.5V、如下图所示)、但预期逻辑低电平变为0V 左右。

根本原因可能是什么? 原理图连接是否存在任何问题? BTW、我还为 SDA 和 SCL 提供了2.2k 的外部上拉电阻(下面显示了 R134和 R135、VCCIO6 = VCCA)、该外部上拉电阻器应在 TPD5S116中具有5k 内部上拉电阻器并形成1.53k 的有效上拉电阻。 这可能是问题吗?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    为了跟进、我已经尝试移除外部 2.2k 上拉电阻、但根据相同的 HDMI 控制台命令、波形停止在 SYS 侧生成。 然后、我尝试用220k 上拉电阻器(100次)替换2.2k、并在控制台命令后获得以下波形:

    可以看出、转换后的逻辑低电平现在约为0.5V、而不是之前的1.25V。 鉴于最大 VIL 的 SOC 规格为0.8V、因此现在符合系统规格。 这意味着 TPD5S116的 Rdson 相当高、约为1k、以便形成一个具有1.53k 有效上拉电阻的分压器。 TI 是否可以预期1k 的 Rdson?

    此外、您能否解释  300mV 电压源的确切功能、因为我不确定我是否正确理解数据表中的内容? 我能想到的是、当端口 B 从高电平切换到低电平时 、A 侧 MOSFET 导通、300mV 电压源将端口 A 上提升300mV、从而确保 CMP1输出为低电平、因此 B 侧 MOSFET 不会导通。 但是、如果端口 A 从高电平切换到低电平、CMP1将提供输出高电平、从而在 A 侧和 B 侧导通 MOSFET。 进行此类配置的确切要点是什么? 虽然缺点很明显(当从 B 侧到 A 侧进行电平转换逻辑低电平时、A 侧输出会有一些大约500mV 的正失调电压)、但优点对我来说并不清楚。

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    尊敬的 Yangqi:

    说实话、这是一个较旧的器件、自发布以来、开发团队的大部分内容都发生了变化。  我对此器件没有太多的背景知识。

    我不认为应该有1k RDSON。

    我需要澄清的一点是您的 I2C 上拉电阻器。  TPD5S116具有内部 I2C 上拉电阻器、因此我预计您的原理图中不需要任何上拉电阻器。  例如、R134/135与 R_PUA (5k)并联。

    我已尝试移除外部 2.2k 上拉电阻、但波形停止在 SYS 端生成

    这里是否有其他潜在问题?  我预计 I2C 应通过内部 R_PUA 运行。

    此致、
    Eric

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    您好、Eric、

    是的、2.2k 外部上拉电阻连接到与 TPD5S116相同的电源、这意味着有效上拉电阻 Ru = 5k // 2.2k = 1.53k、如前所述。

    我不认为应该有1k 的 RDSON。

    但看起来情况就是这样:当 MOSFET 导通时、 待分压的有效电压 = VCCA - 300mV = 3V、由 RDSon 和 Ru 决定。

    情形1 (2.2k 外部上拉电阻):ru = 5k // 2.2k = 1.53k、VSDA = 1.25V (来自波形)、-> Rdson ~ 1.1k。

    情形2 (220k 外部上拉电阻器):ru = 5k // 220k = 4.89k、 VSDA  = 0.55V (来自波形)、-> Rdson ~ 1.1k。

    这意味着、Rdson = 1.1k 可能是正确的假设。 请帮助检查这是否确实意外;如果是、预期的 Rdson 是什么?

    关于移除外部上拉电阻器导致没有波形的问题、SYS 侧 SDA 和 SCL 均为3.3V 高电平、因此 TPD5S116内部上拉电阻器正常工作。 我将与 SOC 供应商确认是否存在该问题。

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    尊敬的 Yangqi:

    了解您的计算。  我认为这里的关键是我们需要限制上拉电阻、以减少 VOL 状态期间的灌电流。

    根据数据表、您应在上看到最大0.17*VCCA 初始误差源 侧、因此~561mV。  这与您使用220k 测得的值一致(5k 内部上拉占主导地位)。

    在上 载板 在侧、假设没有外部上拉电阻器、您应该会看到 VOL 最大值为0.4V。

    我建议在没有外部上拉电阻的情况下继续、并查看问题是否仍然存在。

    此致、
    Eric

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    您好、Eric、

     明白了、系统侧的 VOL 问题现在已经很清楚了。

    您还能帮助我了解 SYS 侧 MOSFET 上300mV 电压源的点吗?

    [引述 userid="561618" url="~/support/interface-group/interface/f/interface-forum/1509333/tpd5s116-incorrect-sys-side-sda-voltage-when-level-shifted-from-port-side/5801277 #5801277"]

    此外、您能否解释  300mV 电压源的确切功能、因为我不确定我是否正确理解数据表中的内容? 我能想到的是、当端口 B 从高电平切换到低电平时 、A 侧 MOSFET 导通、300mV 电压源将端口 A 上提升300mV、从而确保 CMP1输出为低电平、因此 B 侧 MOSFET 不会导通。 但是、如果端口 A 从高电平切换到低电平、CMP1将提供输出高电平、从而在 A 侧和 B 侧导通 MOSFET。 进行此类配置的确切要点是什么? 虽然缺点很明显(当从 B 侧到 A 侧进行电平转换逻辑低电平时、A 侧输出会有一些大约500mV 的正失调电压)、但优点对我来说并不清楚。

    [/报价]
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    尊敬的 Yangqi:

    我同意您的理解。  收到输入低电平后、有必要避免卡在低电平状态。

    示例1、端口 A 切换 HIGH-LOW-HIGH:

    • 高电平:CMP1输出低电平。  未启用 FET
    • 低电平:CMP1输出高电平。  B 侧 FET 已启用。   因此会启用侧 FET。  只要从外部驱动的端口 A 信号小于150mV、CMP1就会继续看到输出高电平。
    • 高电平:当 FET 仍启用时、Cmp1会看到300mV。  Cmp1输出变为低电平、B FET 禁用、因此 A FET 禁用

    示例2、端口 B 切换 HIGH-LOW-HIGH:

    • 高电平:A FET 保持关断、CMP1输出低电平、因此 B FET 保持关断
    • 低电平:启用 FET。  由于300mV/150mV、Cmp1仍输出低电平、B FET 保持关断
    • 高电平:A FET 被禁用、CMP1输出低电平、B FET 保持关断。

    如果在接收到逻辑低电平时没有300mV 源、则两个 FET 都会锁存导通、从而强制引脚卡在低电平状态。

    此致、
    Eric

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    现在对我来说非常清楚、感谢您的解释!

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    没问题!