[参考译文] DP83822H：有关从/到 XI 上升的 TX_D[1：0]和 TX_EN 建立/保持时间的问题。

尊敬的 J：

非常感谢您的答复。

我可以向您提出其他问题吗？

我明白了你写的下面的东西。

> MII 的 XI 和 TX 信号之间没有设置/保持时间值、因为 MII 时钟信号都由 PHY 作为 RX_CLK 和 TX_CLK 提供。  

我的其他问题如下。

问题1：
只要 时钟信号输入到 XI 引脚、TX_CLK 和 RX_CLK 始终来自 PHY 输出？

问题2：
通常、 MAC 侧的 TX_D[3：0]和 TX_EN 信号电平是否在 PHY 侧的 TX_CLK 上升时序发生变化？
或 TX_CLK 下降时序？

再次感谢大家、此致、
Kazuya。

尊敬的 J：

我可以再问一个问题吗？

问题3
您是否有任何有关从 XI 上升沿输入到  TX_CLK 上升沿输出的延迟时间的电气特性数据？

非常感谢大家、祝您好运。
Kazuya。

尊敬的 Kazuya-San：

问题1：
只要 时钟信号输入到 XI 引脚、TX_CLK 和 RX_CLK 始终来自 PHY 输出？

这是对的。

Unknown 说：

Q2.
通常、 MAC 侧的 TX_D[3：0]和 TX_EN 信号电平是否在 PHY 侧的 TX_CLK 上升时序发生变化？
或 TX_CLK 下降时序？

TX_CLK 的上升沿。

Unknown 说：

q3.
您是否有任何有关从 XI 上升沿输入到  TX_CLK 上升沿输出的延迟时间的电气特性数据？

我将验证但我认为我们没有该数据、因为 MII 信号不受 XI 信号的影响、因为在输出 RX_CLK 和 TX_CLK 之前 PHY 和 MAC 都无法通信。

此致、

j

尊敬的 J：

非常感谢您的支持。

在其系统中、DP83822H XI 时钟由 MAC 侧供电。
此外、其 MAC 侧没有 TX_CLK 输入引脚。
它们需要以下数据、
TX_D[3：0]、到 XI 上升的 TX_EN 数据建立时间
TX_D[3：0]、从 XI 上升开始的 TX_EN 数据保持时间
或 从 XI 上升沿输入到  TX_CLK 上升沿输出的延迟时间。

如果参考数据不能保证、那么对他们来说无关紧要。

非常感谢您的答复。

再次感谢大家、此致、
Kazuya。  

尊敬的 Kazuya-San：  

由于 MII 协议规定 PHY 使用 TX_CLK 为来自 MAC 的传入数据计时、因此 MAC 需要让 TX_CLK 正确地向 PHY 发送数据。 如果没有 TX_CLK、由于 MAC 将向 PHY 发送数据、因此在内部从 PHY 到 MAC 以及从 PHY 到内部 MAC 存在无法解释的传播延迟。 使用 MAC 的输出时钟同时驱动 XI、TX_D 和 TX_EN 可能具有无法解释的后果。  

请告知客户、我们不建议采用此设计。  

此致、
j