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[参考译文] DP8.3867万E：在SGMII模式下的RX_CLK行为

admin
Guru**** 2463330 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/633120/dp83867e-is-rx_clk-behaviour-in-sgmii-mode

部件号：DP8.3867万E

问题，

当设备处于SGMII功能模式时，RGMII的RX_CLK是否仍然有效？

如果不是，SGMII_CO是否与从机操作模式下接收的时钟同步？

问题的背景，我正在寻找合适的时钟来实施SyncE。 我可以使用CLK_OUT并将其设置为在1000Base-T操作模式下输出一个接收到的时钟，但我想保留该输出以用于诊断。

罗尔

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    TI__Guru**** 2463330 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Roel，

    感谢您使用TI论坛。 我们的产品专家将在周五之前回复您。
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    TI__Guru**** 2463330 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Roel，

    RX_CLK在SGMII期间打开，但我建议使用CLK-OUT。 您的应用程序是否需要专用的诊断时钟输出？

    此致，
    Aniruddha
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    TI__Guru**** 2463330 points
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    感谢Aniruddha，

    您建议使用CLK_OUT而不是RX_CLK的原因是什么？ 是否由于抖动？ 我想使用其中任何一个作为SyncE PLL的输入时钟。 RX_CLK的抖动可能仍然很低，足以生成干净的参考时钟。

    我想使用CLK_OUT来测量不同时钟的相位，希望我能用它来提高SFD的精度。 特别是主中继器在SFD_RX中具有+/-4ns的时间变化，我很可能可以确定接收时钟和参考时钟之间的相位差异，作为降低+/-4ns的原因。 在主端，CLK_OUT可用于此目的，因为我在此处不需要SyncE PLL，而是在从属设备上，因为我需要使用它来馈送PLL。 我仍然想测量一些时钟相位，以便更好地了解PHY的行为。 很多事情我都不清楚，例如RX_CLK与所有4个接收时钟之间的关系。 RX_CLK是否只是引入最大相位延迟的一个？

    SGMII_Co.的情况如何 我假设时钟是直接从参考时钟(XI)导出的吗？

    罗尔