[参考译文] DS90UH949-Q1：如何设置外部PCLK +内部模式生成器的寄存器

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1099616/ds90uh949-q1-how-to-set-the-register-for-external-pclk-internal-pattern-generator

部件号：DS90UH949-Q1
主题中讨论的其他部件：Alp.

大家好，

想知道我是否要从949到948生成以下输入信号。

如何设置949的寄存器？ (使用模拟启动板)

PCLK：109.42 MHz (来自脉冲发生器的外部时钟)

有效尺寸：1920H x 720V

总尺寸： 2184H x 835V

此致

汤米

3 年多前

0 admin 3 年多前

TI__Guru**** 2580605 points

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您好，Tommy：

949不支持独立REFCLK输入，HDMI CLK用于设备定时。

此致，

Logan

0 admin 3 年多前

TI__Guru**** 2580605 points

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您好，Logan，

感谢您的回复。所以我们基本上不能使用外部时钟和内部生成来创建信号。

所有内部模式生成器是否可以生成与以下相同的解决方案规格？

如果是，您能否建议如何通过 Launchpad进行设置和操作？

PCLK：109.42 MHz (来自设备的内部时钟)

有效尺寸：1920H x 720V

总尺寸： 2184H x 835V

此致

汤米

0 admin 3 年多前

TI__Guru**** 2580605 points

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您好，Tommy：

是的，您可以在ALP内的PatGen选项卡中输入所需的计时参数：

PCLK将根据M/N分频器略微关闭；但这仍将创建所需的计时并根据分频器/内部CLK容差中的实际PCLK略微修改刷新率。

此致，

Logan

0 admin 3 年多前

TI__Guru**** 2580605 points

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您好，Logan，

我尝试修改了启动板。似乎PCLK设置是一个最大100MHz的选项。所以基本上我们不能通过这种方法设置为完全相同的109.42 MHz，对吗？

顺便说一下，同步后廊是否有标准设置值。如果我们只知道总面积/活动面积H/V，则前廊H/V？

此致

汤米

0 admin 3 年多前

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我407.5153万我尝试407.5153万尝试修改了PCmy Launchpad 的方法，因此，109.42 的最大值似乎不是100MHz？
正确。您在ALP中选择了哪种设备配置文件？当我在演示模式下调出949时，我可以通过将M/N值修改为106MHz (58Hz)稍微接近。总之，由于内部CLK精度，PCLK在任何情况下都将变化高达10 20 % %，因此只要面板支持的频率与60赫兹略有不同，您就可以接受了。

顺便407.5153万顺便说407.5153万说一下，如果我们知道前/后部区域同步，是否有标准设置值？
这将由面板/显示屏指定。有些显示器的时间很紧，有些则没有那么长。

此致，

Logan
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