[参考译文] SN65DSI84：如何配置时序不准确的 DSI 输入和 LVDS 面板？

尊敬的 I.K.：

感谢你的帮助。 但遵循常见问题解答未解决我的问题。

这是电池板的时序技术规格：

由于固定为900Mbps 的 DSI 物理层比特率无法更改。

似乎只有两种方法、但 DSI 源不会显示在面板上：

1) 1)调整面板输入以满足 DSI Phy 比特率、从而使 DSICLK=f (LVDSCLK)公式完全匹配、并几乎相同"线时间(同步到同步)"和"数据突发时间"。  sn65dsi84测试模式工作正常、但禁用测试后 DSI 源图像未显示。

选中面板输入"测试图案"选项后、我在面板上看到了色条(但此处存在对齐问题？)。

如果没有该选项、未显示任何内容、CSR E5为0x80，表示 HSYNC 或 vsync 错误，以下是所有 CSR 的转储：

0000：35 38 49 53 44 20 20 20 01 00 85 30 00 01 00
0010：26 00 5a 00 00 00 00 6c 00 03 00 00 00 00 00 00 00 00 00 00 00
0020：80 07 00 00 00 00 00 00 20 00 00 16 00 00 00 00
0030：05 00 00 55 00 00 00 00 00 00 00 00 00 00 00 00 00 00
0040：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
0050：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
0060：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
0070：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
0080：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
0090：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
00A0：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
00b0：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
00c0：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
00d0：00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00
00e0：00 00 00 00 80 00 00 00 00 00 00 00 00 00 00 00 00 00
00f0：00 00 40 00 80 00 00 00 00 00 00 00 00 00 00 00 00 00

2) 2)面板输入符合面板的典型时序、导致不匹配的"行时间(同步到同步)"和"数据突发时间"。  

 sn65dsi84测试模式工作正常、但 禁用测试后 DSI 源图像未显示。

sn65dsi84测试模式看起来比1)中的模式更好。

未选中"Test Pattern (测试图案)"选项、CSR E5的值为0x80，、与1)中的值相同。

显示了测试图案色条、因此面板时序、信号极性、格式、bpp 似乎正常。

哪种方法更合理？ 为什么存在同步错误？ 如何解决？

BTW、您能告诉我如何计算 CSR 28的值吗？

非常感谢。

B.R.
Larry

尊敬的 I.K.：

我已经找到了为什么我得到 CHA_SYNC_ERR、我将 csr.0B.DSI_clk_div 设置为错误值"0110"(对于"按6"、该值应为"0101")。

奇怪的是、在我修复 csr.0B 之后、测试模式中不再显示色条、也不会显示我自己的绘图图像。

我已仔细转储并检查了 sn65dsi84的寄存器、它们与 DSI 调谐器输出完全相同(csr.0A.B7和 csr.0D.B1除外)。 没有设置 CSR.E5错误位。

那么、它是否符合预期？ 或者有什么问题吗？

非常感谢。

B.R.
Larry

您好、Larry、

您需要检查 DSI 源输出(而不是 DSI 调谐器)是否与您已编程到 SN65DSI84中的设置相匹配。  

您还可以查看此常见问题解答以了解其他调试步骤： https://e2e.ti.com/support/interface/f/138/t/852871 

此致、

I.K.