[参考译文] SN65HVD62：24VDC 总线上的 SN65HVD62

您好、Roy、

我们对此没有太多信息、因为正如您提到的、它并不是所有的使用标准。 不过，我同意这应该是可能的。

在最大电缆长度方面、您需要知道 AISG 载波频率(2.176 MHz)下的电缆插入损耗。 HVD62发送器将输出5dBm 的信号电平(最小值、假设 VRES = 1.5V)、其接收器可检测到低至-12dBm (最大值)的信号、因此这两者之间的差异将为电缆提供损耗预算。

就节点数量而言、其中一个限制是并行放置的额外接收器导致的驱动器负载。 最小接收器输入阻抗为11千欧、每个额外的接收器将减小此值。 更低的负载电阻会导致驱动器的输出电流增加、这反过来意味着由于驱动器的有限输出阻抗而降低输出电压(在 HVD62本身实际上相当小、但建议的实施方案包括用于阻抗匹配的50 Ω 串联电阻)。 因此、除了由于布线而造成的损耗之外、您还应考虑驱动并联接收器组合等效电阻的50欧姆有效输出阻抗的衰减效应。 例如、10个接收器将产生1.1千欧的有效负载电阻、这将导致50欧姆源的衰减4-5%。

最大连接数的另一个限制是连接到每个节点的所有附加布线对信号完整性的影响。 如果不进行一些原型测试或仿真、这可能更难以量化。 不过、一般而言、我建议每个节点和主总线之间的连接尽可能短、以便整体电缆拓扑是线性的(而不是星形网络)。

请告诉我是否有任何疑问或您是否有其他问题。

此致、
最大