工具与软件:
专家、您好!
我们的客户正在外部 REFCLK 模式下使用 SN65DSI86-Q1设计电路板。
该器件需要12M、19.2M、26M、27M、38.4MHz REFCLK。
但是、客户的 SoC 只能输出 11.7M 和27.18MHz。
您能告诉我 REFCLK 频率容差吗?
我们要使用 SoC 11.7M 和27.18MHz 信号、但没有描述可接受的频率"范围"。
此致、
Kuramochi 一树
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工具与软件:
专家、您好!
我们的客户正在外部 REFCLK 模式下使用 SN65DSI86-Q1设计电路板。
该器件需要12M、19.2M、26M、27M、38.4MHz REFCLK。
但是、客户的 SoC 只能输出 11.7M 和27.18MHz。
您能告诉我 REFCLK 频率容差吗?
我们要使用 SoC 11.7M 和27.18MHz 信号、但没有描述可接受的频率"范围"。
此致、
Kuramochi 一树
尊敬的 Vishesh:
我之前说过、板上的 SoC 无法支持所需频率。
此外、您说该器件需要精确的时钟、由于它在内部成倍增加、误差会导致巨大的不匹配。
但是、没有一个时钟与所需频率完全相同、因此如果没有任何必要的时钟范围或估算时钟频率与数据速率之间相关性的方法、您的解释说明表明每个时钟都存在巨大的不匹配。
您能否提供所需的频率范围以及频率和数据速率之间的相关性?
此致、
Kuramochi 一树