[参考译文] SN65DSI86-Q1：REFCLK 容差

您好！

我正在研究这个问题并询问相关工程师。 我会在得到答案后立即跟进

您好！

抱歉、尚未更新。 我发送了跟进邮件。

您好！

刚刚获得了更新。 DSI86将能够锁存到输入信号、但这会影响 DP 数据速率。 我们建议您使用 DSI86数据表中定义的确切值。  

尊敬的 Vishesh ：

感谢您的确认。

正如我之前问的、您能否告诉我推荐时钟频率的预期容差？(12M、19.2M、26M、27M、38.4MHz)

另外、您能否说明 REFCLK 频率的 DP 数据速率有多大影响？
根据我的确认、我找不到任何关于 REFCLK 和 eDP/DSI 数据速率间相关性的描述。

此致、
Kuramochi 一树

您好！

我们没有任何 PLL 的表征容差。 我们应该能够锁定11.7MHz 和27.18MHz 的频率、但这些 REFCLK 频率将是的倍数、会成为嵌入到 eDP 数据中的 eDP 时钟。  这种轻微的失配将乘以预期时钟和实际时钟之间的更大失配。 因此、我建议保留数据表中定义的确切值。

尊敬的 Vishesh：

我之前说过、板上的 SoC 无法支持所需频率。

此外、您说该器件需要精确的时钟、由于它在内部成倍增加、误差会导致巨大的不匹配。
但是、没有一个时钟与所需频率完全相同、因此如果没有任何必要的时钟范围或估算时钟频率与数据速率之间相关性的方法、您的解释说明表明每个时钟都存在巨大的不匹配。

您能否提供所需的频率范围以及频率和数据速率之间的相关性？

此致、
Kuramochi 一树