[参考译文] DP83867E：关于 DP83867E 的布局设计。

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1475163/dp83867e-regarding-the-layout-design-of-the-dp83867e

器件型号：DP83867E

工具与软件：

嗨、团队：

在数据表8.2.2.2.1 MDI 布局指南中、规定了"MDI 布线必须采用50Ω 接地和100Ω 差分控制阻抗。"

我的客户面临一个问题、即尝试满足100Ω 差分和50Ω 单端要求会导致与仅采用100Ω 差分布线的布局相比、差分信号布线间隔更远。

我想以 DP83867E SGMII EVM 的布局图为例展示布局模式。您能提供这张图吗？

此外、在以下三项要求中是否有优先级存在：100Ω 差分、50Ω 单端和差分信号布线之间的间距？

100Ω 差分和50Ω 单端阻抗的可接受设计容差是多少？

此致、

8 个月前

0 admin 8 个月前

TI__Guru**** 2466550 points

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您好！

MDI 的容差为100欧姆差分+/- 10%。

100欧姆差分电阻位于 TD_P_A 和 TD_M_A、 TD_P_B 和 TD_M_B、TD_P_C 和 TD_M_C、TD_P_D 和 TD_M_D 之间需要计算布线宽度和间距以及电介质厚度、才能实现所需的差分阻抗。在下图中、您可以看到 DP83867和外部变压器之间如何路由差分信号。

您是否会接受我的友谊申请、这样我就可以将实际的 EVM 文件发送给您作为参考？

谢谢

David

0 admin 8 个月前

TI__Guru**** 2466550 points

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尊敬的 David：

感谢您的答复。

理解这一点是否正确：只要差分100Ω 部分在±10%范围内、就会建立通信？

我无法确认朋友的请求、因此我发送了一个请求。

如果您能提供 EVM 文件、我将不胜感激。

此外、我可以向客户展示所提供文件的布局图部分吗？

此致、

京平

0 admin 8 个月前

TI__Guru**** 2466550 points

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京平山

我用私人消息向您发送了板级配置文件、请您检查一下吗？

您还可以与客户共享所提供文件的布局图部分。

谢谢

David

0 admin 8 个月前

TI__Guru**** 2466550 points

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尊敬的 David：

我检查了文件、谢谢。

此外、当差分阻抗在100Ω 附近且容差为±10%时、即使单端阻抗偏离约55 -60Ω(±10-20%)、仍会建立通信、理解是否正确？

此外、虽然100Ω 的差分阻抗容差为±10%、但这是否指设计容差？在电路板实际制造时、由于制造容差、可能会产生其他误差。是否也有考虑到制造误差的可接受容差值的可用数据？

此致、

京平

0 admin 8 个月前

TI__Guru**** 2466550 points

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京平山

100欧姆差分+/-10%包括制造容差。 /-10%是标准行业容差、大多数 PCB Fab 都支持该容差。单端阻抗应为50欧姆+/- 10%。

如果存在阻抗不匹配、则阻抗不匹配会降低吞吐量、有时会严重到导致通信故障。不匹配会导致信号反射、从而阻止最大功率在反射点之外的传输。

谢谢

David

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[参考译文] DP83867E：关于 DP83867E 的布局设计。