[参考译文] TXS0108E-Q1：运行期间的 SDIO 电平转换时钟下降

你(们)好  

我在引脚2、19旁边有去耦电容器、只是在原理图中缺失了

我在去耦电容器上同时测量了3.3V 和1.8V -未测量到它们上的压降

尊敬的 Mata：

除了 Clemens 建议外、 建议移除外部上拉电阻器、因为器件已经有内部上拉电阻器。 本原理图中是否有任何未显示的上拉/下拉电阻器？  

此致、

插孔

您好、Jack、

在所有6个信号(CLK、CMD、DATA)中、电平转换器的任一侧都没有上拉或下拉电阻器。
此外、串联电阻为0欧姆。

另一个问题：
如下图所示、CMD_1.8V 线路的空闲状态为1.8V。 但是、当通信开始时、它无法达到1.8V。
你知道为什么吗？

您好、
我使用8通道示波器检查了 SDIO 信号、并测量了1.8V 侧的信号。

似乎不仅在转换 CMD/数据线时、而且在这些线空闲时都会出现时钟压降问题。
请参阅下面的 PIC

尊敬的 Matan：

第一篇文章中的原理图提到 A 侧所有端口上都有10k Ω 上拉电阻、但您最新的响应提到每一侧都没有上拉/下拉电阻。 哪一项是正确的？  您能否验证电源是否未钳位、并为器件运行提供足够的电流、尤其是在所有通道切换时？ 这种异常现象在中会出现多少个器件？  

此致、

插孔

你好、Jack

在乞讨我使用了10千欧- 1图片
之后,你建议我删除 PU 和我做了 SO-2s 图片

我直接在100nF 耦合电容器上测量1.8V 和3.3V LS PS -我没有看到任何压降

我使用此 IC 测试2块不同的电路板、都存在此问题

1.8V LS 测量：

尊敬的 Matan：

Unknown 说：

我已直接在100nF 耦合电容器上测量1.8V 和3.3V LS PS -我没有看到任何电压降

那么电源本身呢？ 是否有可能 因偶然切换多个通道期间器件的最大电流消耗而限制电流？

 在数据信号进入之前、时钟信号工作正常是很奇怪的。 此处的布线长度条件和出现串扰的可能性如何？ 时钟频率 也显示得相当快、(>CRE) 50MHz 您是否可以确认该值？  

此致、

插孔

你(们)好

主 PS 也不受限制
CLK 频率= 48MHz (
我只看到1V8侧存在此问题。 LS 和 CC3301之间的距离很短(大约500mil)




谢谢
Matan

你(们)好  

您能解释一下35MHz 的方式吗？

如果我不正确设置：

我有4条数据线 X 48MHz 时钟= 200Mbps、这意味着我超出了最大数据速率

因此、对于我的情况、我需要：

70Mbps/4数据线 = 17.5MHz 时钟

谢谢你

尊敬的 Matan：

为通道指定了最大数据速率、因此 35MHz 该电压角下每通道支持的最高数据速率为70Mbps/DDP。 如果我们降低 CLK 频率、会对 SI 进行任何更新？


此致、

插孔  

你(们)好  

我们将 clk 更改为15MHz

没有任何改善

谢谢你