[参考译文] LSF0108：QSPI 信号双向通信、当速率增加到50MHz 时、会出现数据读写不一致的问题

请显示输入和输出的示波器轨迹。

我不知道为什么波形图像上传不成功。 在上一帖子中上传33.33MHz 时、请查看 CLK 和 DQ0的输出波形。

https://e2echina.ti.com/support/logic/f/logic-forum/807520/lsf0108-50mhz?tisearch=e2e-sitesearch&keymatch=%20user%3A138085#

50MHz A 侧 CLK 的波形：

50MHz 处 A 侧 DQ0的波形捕获未完成。

50MHz 处 B 侧 DQ0的波形：

目前、A 侧没有上拉电阻、默认驱动、B 侧的上拉电阻已经尝试过增加、尝试了330Ω、470Ω 和1000Ω、但没有改善。 事实上、当上拉电阻为470Ω 时、驱动能力仅与7mA 有关。

嗨、Dongdong、

请注意、原理图未显示、并且 DQ0不确定。 但是、您能解释一下什么是"不完整"？ 为什么 VrefA 为1.2V 时波形振幅为1.8V？ 没有高达1.8V 的上拉电阻？ 另请注意、建议在低侧出现信号完整性问题时使用上拉电阻。

对于 B 侧、您能否帮助断开连接到 B 端口的任何外设并验证问题是否仍然存在？ 谢谢。  

此致、

迈克尔.  

您好， Michael，

1、DQ0连接到原理图中的通道5、即 A5/B5。 不完整意味着基本上没有测量到可用的波形。 在50MHz 模式下、CLK 仍可以捕获可用波形、而 DQ0尚未捕获可用波形。

2、我们需要使用现有的 EVB 来验证电路。 现有的 EVB 是使用 LSF0108进行1.8V 和3.3V 的电平转换、所以 A 侧是1.8V、我认为这不会影响验证结论。 在 AB 侧有相应的上拉电阻、比较测试结果是一样的。 后来、从内部移除了 A 侧的上拉电阻、因为芯片侧的 IO 处于 PP 模式。

3、我们今天进行了验证、删除了 B 端外设、测试结果和以前相同、没有改进。

4、进行了实验以验证 AB 侧所有通道的所有外设均已断开、并且 A 侧 CLK 通道(即 A4)已使用同轴线连接到外部信号发生器、 使用信号发生器发射方波、并使用示波器测量 B 侧的相应通道：

A 侧波形：10MHz

B 侧波形：10MHz

B 侧波形：30MHz

从上面的波形可以看出30MHz 处 LSF0108后的波形严重变形。 当然、飞线验证对信号完整性有一定的影响、但如果实际用途与此类似、则无法实现良好的完整性。 请帮助了解 LSF0108是否真的可以到达50MHz、谢谢！

嗨、Dongdong、

从上面的波形可以看出30MHz 处 LSF0108后的波形严重变形。 当然、飞线验证对信号完整性有一定的影响、但如果实际用途与此类似、则无法实现良好的完整性。 请帮助了解 LSF0108是否确实达到50MHz [/报价]

与参考视频类似、请注意、需要强上拉电阻。 您可以在断开所有外设的情况下再次确认用于所示50 MHz 波形的上拉电阻吗？

此致、

迈克尔.

嗨、Dongdong、

对于拼写错误非常抱歉。 我是指所示的30 MHz 波形。  

B 侧波形：30MHz

[/报价]

您是否指出这是与视频类似的高达330欧姆的强上拉电阻而无负载的情况？

此致、

迈克尔.

您好，  Michael，

是的、这是没有负载的强上拉波形。