[参考译文] DRV8353R：VDRAIN 压摆率

谢谢。 当上升/下降>2VuS 且 VDRAIN 引脚低于绝对电压(最大值为102V)时、客户会惊讶地发现器件会损坏。

客户最初认为压摆率限值用于电压检测响应。  

如果是这种情况、违反压摆率时内部电路可能损坏的位置？ 您能指出并解释一下它是如何损坏的吗？   谢谢。

此致

Brian

嗨、Brian、

我想知道为什么客户认为他们在其应用中完全会违反此规范。 Vdrain 上的电容应足够大、以减慢引脚上的电压变化速度、使其处于正常范围内。

我们对这个问题有什么背景吗？

此致、

Akshay

谢谢。 我对现在的应用情况并不理想。 但是、如果 VDRAIN 引脚上有总线电容、压摆率通常是多少？  

此致

Brian

嗨、Brian、

如果不知道板上的电容和电路板的供电方式、就无法确定具体时间。 但我会说、我还没有看到客户对此表示担忧。 这就是为什么我想知道为什么客户甚至询问此规范。

此致、

Akshay

谢谢。 由于您提到违规后可能会损坏、因此客户只是担心应用中是否会发生某些情况。 如您所知、我们正在与 Ryan 和 Joseph 讨论短路测试事件期间的故障损坏问题。

在上电测试中与 RDS 进行检查后、是的、压摆率没有问题。 仅约为0.002V/us (0V 至5V、时间范围为200ms)

但是、在短路测试中、客户发现 VDRAIN 已经超过2V/us、如下所示。 大约9V/2us、并且违反了规范。 您能检查一下是否有问题吗？ 如果不是、原因是什么？ 谢谢。  

此致

Brian

嗨、Brian、

如果我们对此有更多信息、请让我与团队核实。

在您的波形中、您测量的 FET 两端 VDS 是否正确？ 您是否看到在这些条件下在驱动器引脚上测量了 Vdrain 至 GND 的波形？

在您的短暂测试期间、损坏可能是其他可能已损坏的结构。 是否对正常和损坏的器件进行阻抗测量？

此致、

Akshay

大家好、Akshay、测试期间在 DRV 的 VDRAIN 引脚和 GND 引脚之间测量了波形(C3)。 它已经违反了2V/us、是这样吗？ 由于这种更高的压摆率、器件是否可能损坏？ 客户想知道它是否存在压摆率风险？  

此致

Brian

您好 Brian、

明白了、让我等待团队的反馈。  

我还注意到 VDS 上有一个下冲、这表明 SHx 引脚相对于 GND 可能存在绝对最小值违例。 这可能会损坏前置驱动器结构。

此致、

Akshay