主题中讨论的其他器件: TRF7970A、 TRF7960
大家好、
TRF7960A 的数据表指出、Tsu、SO 从 MISO 变化变为 DCLK 上升、如下所示。 这是误导性下降沿吗? 第一个位也很短。
TRF7970A 的数据表指定了一个下降边沿。
< TRF7960A 的数据表:SLOS732G >

< TRF7970A 的数据表:SLOS743M >

谢谢、此致、
Kuerbis
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大家好、
TRF7960A 的数据表指出、Tsu、SO 从 MISO 变化变为 DCLK 上升、如下所示。 这是误导性下降沿吗? 第一个位也很短。
TRF7970A 的数据表指定了一个下降边沿。
< TRF7960A 的数据表:SLOS732G >

< TRF7970A 的数据表:SLOS743M >

谢谢、此致、
Kuerbis
您好、Kuerbis、
TRF7960和 TRF7970之间的 SPI 处理是不同的。 请参阅以下文档:
常见问题解答第4.1章 https://www.ti.com/lit/sloa248
和 https://www.ti.com/lit/sloa140
此致、
Helfried
您好、Helfried、
感谢您的回复。
好的。 您认为 TRF7960A:SLOS732G 数据表中的 Tsu、SO 时序是正确的。 对吧?
在图6-17中、B7位似乎非常短。 TRF7960A 数据表中的具有从器件选择时序的 SPI:如 上所示的 SLOS732G。 它们不是一个数据时钟。
让我确认 它实际上是 https://www.ti.com/lit/sloa140中 的一个数据时钟周期、您在下面提到过这一点吗?

谢谢、此致、
Kuerbis
。
您好、Kuerbis、
让我们看看在考虑一般功能时是否会闭上一个。 主器件希望从从器件读取数据。 主器件将时钟发送到从器件、而从器件在时钟的上升沿更改输出数据、这需要指定的时间 tVALID、那么。 然后、在下降沿、从器件无需执行任何操作、但主器件必须验证 MISO 线路上的数据。
当使用建议的2MHz 时钟时、从器件将在 MISO 线路上的最大值之后发送有效数据 75ns、250ns 后会出现下一个下降沿、因此主器件的设置时间为175ns。 下一个上升沿发生在250ns 之后。 然后、从器件将再次更改 MISO 线路。 这为主器件提供了250ns + tVALID 的保持时间、因此最小值为250ns + 30ns = 280ns。
从我的角度来看、从器件侧为 MISO 线路指定设置或保持时间毫无意义。 这是针对主器件而非从器件的规格。
您能否解释一下此参数为何对您至关重要。
此致、
Helfried
您好、Kuerbis、
TRF79xx SPI 读取的时序图指定了一个对输出没有意义的建立和保持时间。 在这种情况下、唯一相关的时序参数是 tVALID 时间、它定义了从上升时钟边沿到 SOMI 线稳定的延迟。 MCU (主器件)将在时钟的下降沿验证 SOMI 线上的数据。 最大时钟速度取决于 TRF 的输出延迟以及 MCU 的设置和保持时间要求。
应从 TRF 数据表中删除 Tsu、SO 和 THD 的规格、因此对于 SPI 读取、应删除该规格。
此致、
Helfried