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[参考译文] TPS54320:外部时钟应该是交流或直流耦合到 RT/CLK 引脚?

Guru**** 2380860 points
Other Parts Discussed in Thread: TPS54320
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1483535/tps54320-external-clock-should-be-ac-or-dc-coupled-to-rt-clk-pin

器件型号:TPS54320

工具与软件:

你(们)好、

我们有3个板载 TPS54320。 如下面所示。 FPGA IO 提供外部时钟来驱动两个三电源 IC。 800kHz

开始时、FPGA 输出  外部时钟作为高电平信号、我们希望 IC 由 RT 电阻器工作。 不过、此时 PH 波形约为60kHz、输出纹波大至1Vpp。 这是异常的。

然后 FPGA 输出800kHz 50%占空比外部时钟、50ms 后、PH 波形正常800kHz。

奇怪的是、当不同电路板上的温度为-20°C 时、这种问题偶尔会出现。  我们可通过在 TPS54320上使用冷冻喷雾器来重复这种现象。

我们注意到、3个 RT 电阻器实际上是并联的、因此等效 RT 电阻器为59K/3。 但我们无法理解60kHz PH 是如何产生的。  问题:

1、您可以提供三个 IC 内部的 RT/CLK 引脚的内部结构吗?  

2、我们尝试将外部时钟(R948等)上 的0欧姆更改为电容器、当交流耦合时、情况变得正常。 我们不想插入3个独立的缓冲器(PCB 版本)、 我们可以像这样使用吗 ? 数据表中无相关信息。

欢迎提出任何其他建议、尤其是关于低温的建议。

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    您好!

    对于单芯片、RT 引脚具有固定电压 Vref、拉电流= Vref 将决定开关频率。  

    如果将 RT 引脚上的高电压偏置为大于 Vref、则源电流为零、器件在最低频率下工作。

    如果您只需将3个 RT 引脚并联在一起、则在 Vref 相同的情况下、每个器件 RT 引脚只能提供1/3电流。

    以下是一些解决方案:

    1.使用小型肖特基二极管而不是0欧姆电阻器来隔离每个 RT 引脚

    2.在发送时钟之前、将 FPGA 时钟 I/O 设置为高阻抗或低电平

    如果使用电容而不是0欧姆、则需要添加与 RT 电阻器并联的肖特基二极管、以在时钟低时保护反向电压。

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    Andy、您好、感谢您的回复

    1.您能解释一下如何连接肖特基二极管来隔离每个 RT 引脚吗?  

    2、我们可以尝试一下。 但是、如果将 FPGA I/O 设置为低电平、RT 引脚上的电压将为0V、这是否可行?

    3、如何连接并联二极管? 为什么会存在反向电压  

    谢谢

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    通过肖特基二极管隔离:

    如果 FPGA I/O 保持低电平、则每个转换器将以 RT 引脚设置的频率工作。  

    如果由 CAP 隔离、则无需处于 I/O 状态  

    但电容会阻止时钟的直流电压、因此如果 RT 引脚上没有钳位二极管、RT 引脚将出现负电压。

    最好添加 R1的整数为1K、以限制反向电流。

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    Andy、您好、感谢您的回答。

    顺便说一句,你有什么关于这种现象的建议" 非常奇怪,这个问题 而变化  现象 有时也是如此 当不同电路板上的温度约为-20°C 时。  我们可以通过在 TPS54320上使用冷冻喷雾器来重复这种现象。" 谢谢!

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    你(们)好

    请使用我建议的电路在低温时重新测试、您遇到的问题可能是由 RT 连接不当引起的

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    你好、Andy

    我们将稍后测试您的解决方案。  

    我们尝试了另一种方法。 我们按如下所示调整时序:  

    FPGA 首先提供外部800K 时钟、等待3s、然后启用 IOBOARD_12V (上游 DC/DC )。  似乎在低温下工作正常。  

    这种工作条件是否会损坏54320?