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[参考译文] TPS7H1121-SP:TPS7H1121-SP:PG 仿真

Guru**** 2493545 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1486439/tps7h1121-sp-tps7h1121-sp-pg-simulation

器件型号:TPS7H1121-SP

工具与软件:

我尝试对进行仿真 1.5V (1V5)的序列 LTspice 中、其中的 PGOOD (PG)信号 应该是什么样的 启用3.3V (3V3) 输出电压 90%的基准电压 .

不过、 PG 似乎无法正常运行 —它看起来像 连接到 PG 的 NMOS 始终关闭 而不是等待 FB 超过90%阈值。

以下是我的预期:

  • PGOOD 在启动时应为低电平(0V) 、保持 NMOS 关闭。
  • 一旦 FB > VREF 的90%、PG 应转换为高电平 、打开 NMOS 并启用上拉电压

而是在我的仿真中、 PGOOD 遵循异常行为 和 NMOS 似乎 一直都关门了 、不等待 FB 达到阈值。

对可能出错的地方有任何见解吗? 这可能是E_PG_ABM9或 NMOS 开关定义的建模问题吗?

提前感谢!

    

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Armand:

    感谢您分享原理图。 让我看看我是否能重建您观察到的内容。 从那里、我可以缩小范围、确定是我们能够解决的错误、还是仅仅是模拟器网络表语法问题。  

    谢谢!

    Sarah

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    Sarah、您好!

    感谢您的答复。

    您是否还可以测试 PG 悬空? 我看到的是-50V、这让我怀疑它可能直接连接到运算放大器而不是 MOSFET、这会导致某些东西悬空并导致无限增益。  

    请告诉我您发现了什么。

    谢谢!

    Armand

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    感谢 Armand 的额外细节。 我一定也会检查一下。 我们应该能够在下周早些时候与您联系。

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    尊敬的 Armand:

    感谢您的耐心。 我认为 PG 特性中存在浮点错误、并且已在修订版中将此标记为要更正。

    您是否能够尝试对网表文件进行此更改、并 确认 在仿真中还能按预期看到 PG 引脚功能? 我看到此 更新中的正确行为:PG 保持低电平、直到 VOUT 达到阈值、然后变为高电平以启用第二个 LDO。  

    谢谢!

    Sarah

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    更笼统地说、我可能也建议您略微改变3.3VOUT LDO 的 EN 输入。

    在 VIN 大约达到0.6V 之前、PG 输出不会保持在已知状态。 该行为未在 SPICE 模型中建模。 使能导通阈值可能低于 VIN_MIN_PG 规格、因此 在配置后、VIN 可能会短暂启用3.3VOUT LDO、然后再高到足以将1.5VOUT LDO 的 PG 引脚置于已知的低电平状态。  

    这种提前启用3.3VOUT LDO 的可能情况并不是大问题、但我想我会提出这个问题、以防这对您的设计很重要。

    谢谢!

    Sarah

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    您好感谢您的答复、这似乎起作用、PG 浮点显示的仍然是-50mV 而不是0V、但它优于-50伏、至于 PG 引脚的功能现在工作正常、它以大约90-95%的速度打开电路。 我已经测试了模拟和电源定序使用 PG 运行良好,准备我们的太空任务;)。 谢谢你  

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    我看到的意思是1.5V LDO 需要一段时间才能触发 PG 关闭、所以它可能是正常关闭的器件、而需要在 LDO  有足够的功率时关闭。 我认为这在设备上是正常的。 是否有办法确认这一点? 谢谢你

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    嗨、Armand、

    是的、是这样。  开漏 PG 引脚变为有效状态所需的内部偏置取决于 VIN 是否足够高。 因此、一旦 VIN 达到该阈值、PG 就会变为有效状态(并被拉至低电平)。

    在 VIN 上升的这段时间内、避免出现这段短暂启用3.3V LDO 的最简单方法可能是将1.5V LDO 的 PG 引脚拉至其自己的 VOUT 电源轨。

    谢谢!

    Sarah