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[参考译文] TPS51206：TPS51206是否适合为 DDR4 SDRAM 生成端接电压(VTT)？

admin
Guru**** 2386600 points
Other Parts Discussed in Thread: TPS51206
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1504199/tps51206-is-tps51206-suitable-for-generating-termination-voltage-vtt-for-ddr4-sdram

器件型号：TPS51206

工具/软件：

您好：

我们考虑使用 TPS51206来为 DDR4 SDRAM 生成终端电压(VTT)。

在我们的设计中：

  • 仅使用 VTT 输出。

  • VTTREF 为 未使用 但我们已经按照数据表中的建议在 VTTREF 引脚上放置了一个去耦电容器。

  • S3和 S5通过10kΩ 电阻器上拉至 VDD (5V)。

  • VDDLDO 提供2.5V 电压。

  • VDDSNS 的供电电压为1.2V。

  • VTT 输出预计为0.6V。

  • 由于机械限制、 PGND 直接连接到散热焊盘。

根据上述设置、您能否确认 TPS51206是否适合在此 DDR4应用中使用且安全？

非常感谢您的支持。

  • 0
    TI__Guru**** 2386600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、

    只要 VTTREF 的输出电容在0.22uF 至1uF 范围内、就可以满足要求。

    提供2.5V 电压的 VDDQSNS 仍处于建议的规格范围内、因此没有问题。

    如您所述、VTT 输出应调节至0.6V。

    只要 DDR 系统不需要 TPS51206的 VTTREF 电压、我所介绍的设置就应该适用于 DDR4。 我不熟悉在 DDR 系统中将 VTT 源与 VTTREF 源分离的缺陷。

    我唯一需要注意的另一个建议是、当同时上拉 S3和 S5时、VTT 的启动时会出现过冲电压。 如果 VTT 在其他输入电源轨稳定之前开始斜升、则可能会出现一些过冲、因为 IC 内部被偏置、VTTREF 稳定至其目标电压。

    该过冲电压可能会在量上变化、具体取决于功率斜坡时序。 您可以将 VTTREF 电容增加到1uF、并可能增加 VTT 输出电容、以减少位过冲、但实际的解决方案是尽可能遵循数据表中建议的上电时序。

    此致、

    James

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    TI__Guru**** 2386600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 James-san：

    非常感谢您的详细回答和友好的指导。

    只需在当前设置中再次确认：

    • VDDLDO = 2.5V

    • VDDSNS = 1.2V -> VTT = VDDSNS/2 = 0.6V

    此外、在这个系统中、DDR4 SDRAM 也会接收自身的数据 VREF 由单独电源提供 、而不是来自 TPS51206。 但是、对于我们的 下一个设计 ,我们计划使用 VTTREF 作为 DDR4 SDRAM 的 VREF 。

    您对潜力的解释 VTTREF 过冲 我们将考虑在上电期间增大 VTTREF 和 VTT 输出电容、并将相应地查看我们的上电序列。

    还有一点我想问：

    在本例中、 VLDOIN 和 VDDSNS 同时施加 、但是 VDD 可以在更早或更晚应用 、具体取决于系统的加电行为。

    如果在 VLDOIN 和 VDDSNS 之后施加 VDD 我们是否应该了解任何可预见的风险或情况？

    再次感谢您的参与和支持。

    此致、

    渡丸

  • 0
    TI__Guru**** 2386600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Hi Wataru-San,

    除了 VTT 上的过冲之外、我没有看到独特的电源序列有任何重大问题。

    当 VDD 仍然低于 UVLO 阈值时、VTTREF 和 VTT 应关断。 此外、根据您将 S3和 S5拉至高电平的时间、输出可能处于关闭状态。

    此致、

    James

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    TI__Guru**** 2386600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 James-san：

    感谢您的帮助澄清。

    现在很明显、除了 VTT 过冲外、我们的上电序列预计不会有重大问题。

    我们还知道、当 VDD 低于 UVLO 时、VTT 和 VTTREF 将关闭、输出行为取决于 S3/S5时序。

    这完全解决了我们的关切。
    再次感谢您的支持。

    此致、
    渡丸