[参考译文] TPS1101：负电源(PoE -54V) MOSFET 开关启用设计讨论

尊敬的 Chuck：  

VEE 如何更改为 POEGND (0V)信号？！  在我看来、成功导通将无法正常工作。

对于 POEGND 信号、采用 TI.MUX/TS3A5018实现直接导通/关断 但额外考虑当前的反向、我的领导认为这不是一个好主意。 那么、您在这里有什么解决方案想法吗？ 任何参考原理图都可以共享该器件或不共享该器件。  

希望 VEE (负电压、-54V)和 POEGND (0V)信号可以使用相同的解决方案切换开/关、无论使用何种芯片组或 MOSFET 方法。  

BRS

Neil

Neil、

我将把这个问题转交给我们的 POE 团队、这是我错了、他们最好回答这个问题。

Chuck

您好 Neil、

您能否提供 PoE 原理图？ 谢谢！

此致、

DIAN

尊敬的 Diang：  

我先澄清一下这个问题、因为我认为没有必要提供相对 PoE 原理图、如果需要、您可以参考 TI.TPS23881。  

这个问题轻率地说, 金手指已由自己定义为快照;左侧是自定义的,右侧是标准引脚。  

现在、我们采用自定义设计原理图、但计划在将来插入标准连接器外形执行相对验证任务。 这就是原因  我们必须使用类似的 MOSFET 开关/芯片组来导通/关断信号 、主要目的是避免在插入标准连接器时出现信号短路情况。  

注：+54V_EDGE =负-54V/ GND_POE：POE 参考接地  

那么、您是否有任何相对相似的设计主题可以分享它？！ 欢迎我们可以 Brian stroming 来弄清楚这里, Tks 你!

BRS

Neil

尊敬的 Diang：  

在我自己进行大脑操纵后、我在这里提供了负电压(-54V_EDGE)和 POEGND (接地)信号相对开关导通和关断原理图、请帮助进行审阅、如果您有任何意见、欢迎使用。  

常见的情况是、我认为两个启用开关的开/关都可以成功启用？！ (用于软件控制高电平/低电平)  

1.-54V_EDGE (负电压)  

2. POEGND (接地)  

上面的两个原理图、请查看它和许多 tk！

BRS

Neil

您好  Neil、

感谢您的答复。 我会查看您的 原理图、并在2-4个工作日内恢复正常。

此致、

DIAN

您好 Neil、

我可以假设您的电路如下所示？  您能标记一下注入 TPS1101电路的位置吗？

此致、

DIAN

尊敬的 Diang：  

是的、+/- 54V 电路与您的快照图类似。  

收到之前的最新设计原理图后、您可以看到 P-MOSFET 将更改为使用 N-MOSFET、并选择 TI-CSD18536KCS、该器件可支持高达60V/VDS 要求。  

无论-54V_EDGE 或 POEGND 两个信号如何、都将实现相同的 N-MOSFET 组件以实现开关的打开/关闭。  

如果您对这里有任何评论、欢迎您的光临。  

BRS

Neil

TI 今天关闭、抱歉您请求延迟响应。  

尊敬的 Diang：

列出了两个 FET 的实际原因：  

1.第一个 FET /左侧用途:负电压接通开关实现旁路的意义,从 S --> D  

2.第二个 FET/右侧用途:避免反向电流/电压造成这种设计线路接通的情况发生  

最重要的是、这就是在这里放置两个双向 FET 设计的原因。  

在本例中、我们只期望负电压(-54V)和 POEGND 信号能够开启开关 FET 设计、不会插入正电压(>0V)条件。  

您认为这两个设计原理图是否都可以缩减？ 请让我知道你的想法在这里, tks !!

此致  

Neil

您好 Neil、

感谢您的答复。  

抱歉、我们没有相关的 PoE 参考设计。 理想二极管控制器团队可能具有相关的 双向断路器。

TI 的 PSE 可以通过将/RESET 引脚设为低电平来推迟、这更常见的情况是 禁用 PSE。  

但在 PoE 电路中添加双向 FET 以实现类似目的是很常见的、 请确保 需要仔细计算双向 FET 前后的电容值。 通常、输出侧的电容器远小于功率输入侧(10 x Cout < Cin 通常取决于应用)、否则当 FET 导通时、输出电容器需要非常高的浪涌电流、从而可能导致过流保护。  

希望上述信息能有所帮助、如果您有其他问题或疑虑、请告知我。  

此致、

DIAN