[参考译文] UCC27614：EN 和 IN+信号之间的破坏性重叠

嗨、Fredrik、

感谢您提出有关 UCC27614 的问题。

当发生故障条件且 EN 被拉至低电平时、故障是否在 EN 恢复高电平且 IN+变为高电平之前清除？ 如果出现故障并且您尝试重新打开驱动器、则故障可能会在某个地方造成短路情况。 故障情况是什么？

我看到这与我们之前的线程相关。 这是否是相同的系统并且该情况是否已解决、以及您是否仍以相同的方式尝试使用 UCC27614 修改电路板？

谢谢您、

William Moore

您好 William、

我们通过延长 EN (FAULT) 信号保持低电平的持续时间以及减少 FPGA 的延迟、已经解决了栅极驱动器失效问题。 这消除了 EN 和 IN+之间~10ns–13ns 的重叠、先前已消除驱动器。

我们还更正了自之前发现 UCC27614 故障以来的引脚顺序。

但是、我们认为这是 TI 应进一步研究的问题。 问题是可重复的：如果如上图所示的时序重叠、则驱动器会立即发生故障、即使是单个脉冲也是如此。

如果您需要更多详细信息或希望访问我们的示波器捕获以供参考、请告知我们。  

嗨、Fredrik、

是的、我们希望对此进行进一步调查、以了解并帮助您解决问题。

在 EN 再次被拉至高电平之前是否清除了故障？

2.在这种情况下输出是否保持高电平? 请在栅极驱动器的引脚上使用尖端和环形探头捕获 EN、IN 和 OUT 的波形、以获得干净的波形、供我们查看。

3.出现故障的情况是什么?

谢谢您、

William Moore

您好 William、

1.  
是的。 故障信号 (EN) 由外部模拟 DESAT 电路生成。 瞬态分析 不锁存 并 在检测到 DESAT 条件时生成临时低电平脉冲 (~60ns)。 此后、它会再次自动将 EN 恢复为高电平、即使 FPGA 尚未通过 IN+禁用驱动器也是如此。 因此、在某些边沿情况下、在数字侧 (FPGA) 完全处理故障之前、EN 会重新置位。 这会导致 短暂重叠 (~10ns - 13ns ) 其中 EN 和 IN+再次均为高电平。

2.  
我们知道捕获确切 OUT 引脚行为的重要性。 但是、上一次捕获中显示的波形反映了 晶体管模块栅极处的电压 、由于测量限制、不直接位于 OUT 引脚处。 这意味着：

• 最初 OUT 为高电平。

• 当 EN 被 DESAT 电路拉至低电平时、OUT 在~17ns 后变为低电平 、与数据表规格一致。

• 但是、栅极（黄色迹线）显示了由于栅极阻抗和 PCB 布局而产生的振荡 OUT 保持低电平 实际限值。

• 当 EN 再次变为高电平并与 IN+仍然为高电平重叠时、 在栅极上会观察到短暂的正尖峰 ,表示出非常短暂的高.

• 出现此尖峰后、OUT 将立即永久关闭—表示驱动器出现故障。

我们感谢您提出的使用尖端和接地筒（环形）探头直接在驱动器引脚处进行改进捕获的请求。 由于暑假前的时间有限、我们可能无法通过改进的探测来复制精确的测试设置、但如果需要、我们可以提供现有捕获以供参考。

3.  
在这种情况下、故障是 手动诱导 可以将 DESAT 二极管检测与晶体管的漏极断开。 原来是这样 事件期间晶体管上没有电压 。 VDD 为 25V 、栅极驱动通过 4.7Ω 外部+ 0.6Ω 内部电阻连接。 该事件代表了 DESAT 跳闸条件、但特意在开关器件上没有实际功率应力的情况下创建。

我们通过延长 EN 低电平时间并更大限度地减少 IN+延迟、从而消除破坏性重叠、已经解决了系统中的问题。 但是、由于单个 10ns 至 13ns 的重叠可能会导致不可逆转的损坏、我们建议 TI 考虑调查此行为、并可能在数据表或应用指南中注明。

这是另一个有关附加驱动程序中断的捕获。 看起来与另一个相同。 我没有任何其他得救的。

我们坚信这证实了 根本原因 ： 两者之间有一个短暂的 (~10–13 ns) 重叠 EN 变为高电平 和 IN+仍为高电平 、它会在驱动程序正确关闭之前立即启用输出。 这种单个重叠脉冲看起来足以不可逆地损坏 UCC27614。

全部 电源电压在建议的工作条件内 生成数据库。 就在今天、我们系统地再现了这种情况和 牺牲了 9 个栅极驱动器 条件下测试、以隔离和验证此故障模式。

祝您愉快！ :)