您好、
请帮助您澄清 TPS259480AYWP 中未激活时的 SPLYGD（非反相）引脚电压电平。
这是一个 OD 信号、当 输入电源有效且通道已 完成浪涌序列时、该信号被置为高电平。
在以下情况下、Vol_max 应该是什么？
如何估算 Vol 的强或弱 PU 值？
IQ 电流+–3uA 是否与高电平有效状态相关？
SPLYGD 音量=？ VIN = 0V、强上拉
SPLYGD 音量=？ Vin > 3.3V、强上拉
SPLYGD 音量=？ Vin >3.3V、弱上拉
SPLYGD 音量=？ VIN < 3.3V、强上拉
SPLYGD 音量=？ VIN < 3.3V、弱上拉
我将与大家分享基于 SPLYGD 信号和具有高 Vgs_th 的 N 沟道 MOSFET 的实现方案。
e2e.ti.com/.../USB_5F00_2.0_5F00_EN-mechanism.ppt
此致
Vitaliy
尊敬的 Vitaliy：
让我稍微解释一下内部机制、然后回答您的问题。 在该器件中、当 Vin 足够高、能够让器件为其内部电源轨供电时、SPLYGD 由器件控制、且不依赖于上拉电阻器。
[报价 userid=“584659" url="“ url="~“~/support/power-management-group/power-management/f/power-management-forum/1528022/tps25948-tps259480aywp---the-splygd-non-inverted-vol-levelSPLYGD 音量=？ Vin > 3.3V、强上拉
SPLYGD 音量=？ Vin >3.3V、弱上拉
[/报价]因此、在这种情况下、SPLYGD 将取决于 OUT 电压。 如果 OUT 为高电平、SPLYGD 将为高电平、否则为低电平。
如果 Vin 为低电平、器件下拉 FET 将从上拉本身获取电源、从而 SPLYGD 仍可保持低电平。 在此处、SPLYGD 引脚上的电压将取决于上拉强度。
数据表中的这个表格有助于回答您的问题。
因此、对于由此信号控制的 NFET 实现、应该可以正常工作、因为即使发生了一些电压累积、FET 也不会由于 1.3V 的高 VTH 而错误地导通。
如何估算 Vol 的强或弱 PU 值？
我检查了这个。 当我们提到弱 PU 时、上拉电流约为 20uA、当我们提到强上拉电流时、上拉电流约为 240uA。 您具有 3.3V 上拉电阻、因此可以相应地计算电阻器值。
IQ 电流+–3uA 是否与高电平有效状态相关？
这是从通过该引脚上拉到 GND 可能发生的漏电流。 当 FET 关断时会发生这种情况、即在这种情况下 SPLYGD 为高电平。
我对延迟的回复深表歉意。 我卡在一些测试中、无法更早做出响应。
此致、
Arush
尊敬的 Arush：
感谢您的澄清。 最好将此 VoL I SINK 强/弱 PU 信息添加到规格中。
因此、如果我想在 Vin 连接之前使 SPLYGD 保持在低电平、我有两个选项：
弱 PU：保持 SPLYGD Vol <0.99V
(3.3V - 0.99V)/0.00002A < 115,500 Ω
强 PU：用于保持 SPLYGD Vol < 0.6V
(3.3V - 0.6V)/ 0.00024A > 11250 Ω
在本例中、当 n 沟道 Vth 大于 1.3V 时、这两个选项都有效。
从电流漏极的角度来看、为了减少电流消耗、我可以使用高 PU 100k 值来在未连接 Vin 时（大部分时间）减小电池的电流。
我是否需要解决任何其他问题？
此致
Vitaliy
μ s
