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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1533468/csd23280f3-schematic-and-layout-review-request
工具/软件：
我有一个使用 上述晶体管完成的原理图和布局、我请求帮助查看原理图和布局。
你好 Pragash、
感谢您关注 TI FET。 对延迟深表歉意。 我错过了您之前的私人消息。 我只能查看 FET (Q1) 电路、因为这是我的职责和专业知识领域。 Q1 原理图看起来正常、但 R1 是一个 0Ω 电阻器、将 SENSOR_EN 信号拉至 GND 除外。 这将强制 FET 导通。 不确定这是否是您的意图。 R27 100kΩ 电阻器将栅极上拉至源极 (3.3V)、如果 SENSOR_EN 信号为开路、可确保 FET 关断。 如果未组装 R1、则将 SENSOR_EN 信号拉至 GND 应打开 FET。
此致、
约翰·华莱士
TI FET 应用
您好、John：
我在下午回答你。
谢谢 Pragash。 我会回顾一下。
John
嗨、Pragash、
由于我们正在通过 PM 进行通信、因此我将关闭该主题。
谢谢、
John Wallace1、您能检查您的 PM 吗？ 谢谢。
谢谢您的提醒。 我错过了这个。 开关的参考符号是什么？
参考位号为 Q1
该实现看起来不错。 请告诉我它是如何工作的。
John Wallace、这是否意味着开关能够稳定地打开和关闭高功率 LTE 调制解调器、如我的示意图中所示？ 我只是想验证一下。 此外、由于短接至电池电压、开关的输入电压在 3V 至 4.2V 之间变化。
我将在 PM 上做出响应。
感谢 John Wallace1.
John Wallace1、我已经就您的答案提出了一些问题。 请帮助回答这些问题。 非常感谢。
我在下午做了回应。
感谢 John Wallace1.我开始更好地理解事情。 我会关注您的评论和问题。 请帮助澄清这些问题。 因此、开关仍然可以在开漏（导通）和高阻抗（关断）下可靠工作、正确吗？ 唯一的问题是逻辑不起作用。
在这种情况下、使用逻辑信号驱动 P 沟道 FET 栅极并不总是有效的、因为源极上的电池电压是可变的。 阅读 MCU 数据表时、输出逻辑高电平信号不会一直上拉到为 MCU 供电的 VCC 电源轨。 最好的方法是开漏设计。 当开漏拉至低电平时导通 FET、当漏极为高阻抗时关断 FET。 如果有足够的漏电流将 VGS 充电至足以使 FET 开始导通的高电平、则可能需要调整将栅极上拉至源极的电阻值（较小）。 我假设高阻抗状态具有非常低的漏电流。
