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[参考译文] TPS3851：WDI 信号波

admin
Guru**** 2506205 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1552791/tps3851-the-wave-of-wdi-signal

器件型号：TPS3851


工具/软件：

您好 TI 支持部门、
我遇到与 TPS3851G18EDRBR（扩展时序版本）相关的问题。  
器件型号：TPS3851G18EDRBR。
VDD 电压：1.8V。
CWD 电容器：5700pF (5.7nF)。
TWD（看门狗超时）：496.2ms（典型值）、345.8ms (min)~685.9ms (max)
Set1：SET1 连接至 高电平 (1.8V)。
当我测试时、我注意到以下现象。 这种现象是否正常？
请参阅以下波形。
WDI 信号具有 100mV 的微小变化 (0→100mV 或 100mV→0)。
但它始终低于 VIH (VIH=0.8*ViH=0.8*1.8*1.8V=1.44V VDD)、也低于 VIL (VIL=0.3*ViH=0.3*1.8V=0.54V VDD)。
然而、在 WDI 变为 100mV→0 大约 496ms (TWD（WATCHDOG 超时）：496.2ms（典型值））后、WDO 信号变为低电平并复位。 这种情况一遍又一遍地在发生。
因为 TWD 中没有 WDI 变化（看门狗超时）。
WDT 超时介于 345.8ms (min)~685.9ms (max) 之间。
从 RESET 被拉高到 WDO 被拉至低电平的时间、时间为 700ms、长于 WDT 超时  345.8ms (min)~685.9ms (max)。
该时间 长于 348.8ms (min)~685.9ms (max)。
根据上图、我相信 WDI 的变化 100mV→0 已经生效。
是这样吗？
谢谢、此致
Chunli Liang
  • 0
    TI__Guru**** 2506205 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Chunli：

    您能帮助分享  TPS3851G18EDRBR 的原理图吗？ 您还能让 VDD 也包含在示波器屏幕截图中吗？ 我想了解为什么 RESET 被 置为有效并保持有效。

    谢谢、
    Joshua

  • 0
    TI__Guru**** 2506205 points
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    嗨、Joshua

    请参阅电路（因为它提供给外部，它经过了细微修改，但不影响逻辑）。
    对于自复位、WDO 引脚和 MR 引脚在这里连接在一起。

    添加 VDD。  并在波形图上添加了测试点。

    此外、顺便说一下、WDI (0→100mV 或 100mV→0) 的轻微变化是由于 WDI 引脚连接到 FPGA 的 IO 造成的。 在 FPGA 配置过程中、电压为 100mV、在 FPGA 配置完成后、电压为 0V。

    谢谢、此致

    Chunli Liang

  • 0
    TI__Guru**** 2506205 points
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    尊敬的 Chunli：

    感谢您分享原理图。

    现在我了解了复位置位的原因、但我需要在实验室中测试该 WDI 行为。 我将提供并更新明天 8/15 PST。

    谢谢、

    Joshua

  • 0
    TI__Guru**** 2506205 points
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    尊敬的 Chunli：

    对延迟深表歉意、但我们手头没有任何评估板 (TPS3851EVM-780)。 我已经为他们下了订单、根据通常的发货时间 3-5 天、他们应该在下周晚些时候到达。

    谢谢、
    Joshua  

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    TI__Guru**** 2506205 points
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    嗨、Joshua

    感谢您的支持。我正在等待您的评估结果。

    谢谢、此致

    Chunli Liang

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    TI__Guru**** 2506205 points
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    尊敬的 Chunli：

    很高兴能帮助您、我将随时为您提供最新的结果。

    谢谢、
    Joshua

  • 0
    TI__Guru**** 2506205 points
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    尊敬的 Chunli：

    我还没有收到 EVM、但我已经联系了规划/发货团队以在此处获取更多详细信息。 我会随时更新您的最新信息。

    谢谢、
    Joshua

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    TI__Guru**** 2506205 points
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    嗨、Joshua

    感谢您的支持。请帮助我解决问题。

    谢谢、此致

    Chunli Liang

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    TI__Guru**** 2506205 points
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    尊敬的 Chunli：

    我现在有现成的单元和 EVM。 我将在今天的 PST 当天结束前执行测试并分享我的发现。

    谢谢、
    Joshua

  • 0
    TI__Guru**** 2506205 points
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    尊敬的 Chunli：

    我还没有完成测试、明天我将进一步测试并提供更新。

    谢谢、
    Joshua

  • 0
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    尊敬的 Chunli：

    我已经测试了我手头有 EVM 的 TPS3851G30EDRBR IC、发现当 WDI 上的电压振幅低于~50%时、WDI 不会将其视为正确的转换。 请注意、我在 CWD 上使用了一个 5600pF 的外部电容器。 请参阅下面的示波器捕获以确认 器件运行：

    WDI 振幅 1.7V WDO 保持未置位：

    WDI 幅度 1.6V WDO 置位：

    我还在您客户的配置中测试了这两种配置、MR 短接至 WDO、结果是一致的、请参阅下面的。

    WDI 振幅 1.7V WDO 保持未置位：

    WDI 幅度 1.6V WDO 置位：

    我认为存在一些额外的寄生电容和电容器容差、使看门狗的超时周期为 700ms。 测试方法之一是将 WDI 引脚接地并确认系统是否仍在~700ms 时间复位。

    谢谢、
    Joshua

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    您好、Joshua、
    感谢您之前针对 TPS3851G18EDRBR 问题进行的分析和提供的建议、这些分析和建议为我们的故障排除提供了重要指导。 ​
    按照您的指导、我们已完成 WDI 引脚完全接地的测试。
    测试结果与前一个测试结果相同：系统仍会周期性地复位、从复位释放到 WDO 变为低电平的间隔保持在大约 700ms、这与在 FPGA 配置期间 WDI 处于低电压状态时的现象完全相同。 ​
    这一结果令我们困惑：当 WDI 稳定接地 (0V) 时、理论上应该没有有效转换来触发看门狗计时器、但实际的超时复位行为根本没有变化。 ​
    实际上、我们没有提到 SET1 不是固定高电平、而是通过开关电路进行控制。
    在测试期间、我们首先禁用 WDT（以避免连续复位）、然后在生成 WDI 波形后切换开关以启用 WDT。
    并且系统复位。
    从图中的测试结果可以看出、WDT 的超时时间是正确的。
    ※现在我没有自由控制 WDI 间隔时间的软件。
    TWD：548.0ms
    我有一个新问题。
    根据数据表中的时序图、WDT 时间定义为从 WDI 信号的下降沿到 WDO 信号下降沿的持续时间。  
    但是、我想知道：
    从 WDI 下降沿到 WDO 下降沿的时间是否与从 RESET 信号上升沿到 WDO 下降沿的时间 (“时间？“）相同  （在图像中）？
    此外、关于您在上一回复中的评论“我认为有一些额外的寄生电容和电容器容差、这使得看门狗的超时周期为 700ms “、我们目前已经开始调查与寄生电容和电容器容差相关的问题。 ​
    如果您有其他故障排除建议或需要我们稍后提供其他信息、请告知我们。 ​
    谢谢、
    Chunli Liang。
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    TI__Guru**** 2506205 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Chunli：

    是、一个有效 WDI 下降沿到 WDO 下降沿的时间是看门狗超时时间。 这与 RESET 上升沿到 WDO 下降沿的时间相同。 换句话说、为了重申、一旦看门狗启用且复位变为高电平、看门狗超时 计数器就会启动、并且每个有效的 WDI 下降沿脉冲都会重新启动看门狗超时计数器。

    已测试多少个器件和电路板？ 有多少人观察到了这个 700ms 的时序？ 我唯一的建议是减小总电容、以实现所需的超时时间。

    谢谢、
    Joshua

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    TI__Guru**** 2506205 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    嗨、Joshua

    我找到了原因。
    抱歉、我们错过了这里。
    实际上、我们也在测试期间控制 SET 引脚、它只有在 FPGA 配置完成后才会生效。
    也就是说,当我第一次问你 这个 问题,在重置释放后,

    当 WDI 的小下降沿时、SET 引脚也处于有效状态、启用 WDT。

     从那时起、 WDT 开始计数。 这样、WDT 的超时时间将与我们的设计值一致。
    很抱歉给你麻烦。

    谢谢、此致

    Chunli Liang