工具/软件：
尊敬的专家：
我的客户正在考虑使用 HD3SS3220、并需要审查原理图。
请 查看随附的 Excel 文件并提供您的建议。
如果您需要其他信息、请告诉我。
e2e.ti.com/.../Question-about-HD3SS3220-20250814-.xlsx
感谢您提前提供的大力帮助。
此致、
Shinichi
尊敬的 Shinichi：
您是否打算将 HD3SS3220 作为 DFP、UFP 或 DRP 进行路由？ DFP 似乎可以正常工作、但它当前配置为 DRP。 对于 DFP 配置、应上拉 PORT 引脚。
对于 DFP 连接、ID 引脚需要通过 200k Ω 电阻上拉至 VDD。 此外、ID 引脚需要用于通过 VBUS 开关控制 VBUS。 通过 Type-C 连接器发送 VBUS 是 CC 协商过程的一部分、仅当 ID 被拉低时才应发送 VBUS。 我建议添加一个在 EN 引脚拉低且连接到 ID 引脚时启用的电源开关。
您是否打算将其用于直通应用、即、来自 B 类端口的信号从 Type-C 端口的 TX 发出、反之亦然？ 或者、您正在开发的电路板是否有一个与这些端口的 TX/RX 连接的控制器？
如果您打算使用 HD3SS3220 作为直通、则 B 型端口的 RX 应连接到 HD3SS3220 的 TxP/N、B 型端口的 TX 应连接到 HD3SS3220 的 RXP/N。 这样、从 B 类端口从 RX 引脚进入的信号会路由到 Type-C 连接器的 TX、反之亦然。
如果用作直通、则不应在 TX 通道上使用这些电容器、因为 TX 信号应该已经在主机/CPU 上耦合。
对于 DFP 应用、VBUS_DET 引脚可以保持悬空、这不是必需的。
根据要广播的电流量、CURRENT_MODE 引脚应上拉或下拉：
正确地说、如果通道的极性交换、应该没有问题。 符合标准的 USB3 PHY 应支持极性反转。
如果您有任何其他问题、敬请告知。
谢谢、
Ryan
您好、Ryan、
感谢您的答复。
客户还有其他问题。
请告知您。
——
对我来说更好、我对此没有任何问题。 我只想说,确保 TPS 设备已根据您的连接所需的电流正确配置。
VBUS 应在 0mA 至 900mA 处使用。
根据 TPS25910 数据表第 7 页的公式 (2)、当 ILIM = 0.9A 时、RLIM = 218.787876kΩ。
从 TPS25910 数据表的第 9 页中、我知道需要 1%的电阻器。
因此、用于 RLIM 的 220kΩ 1%电阻器。 所附文件已经修订。
请确认该值可接受。
明白了。 我只想确保没有外部上拉电阻、因为 HD3SS3220 应能够自行处理这一情况。
只要 HD3SS3220 通过 PORT 引脚设置为 DFP（与当前情况一样）、就应仅配置为 DFP。 这意味着端口只能与 UFP 或 DRP 角色设备一起工作。
[/报价]只是要确定,
当 HD3SS3220 配置为 DFP 时、CC 引脚是否通过 HD3SS3220 内的 56kΩ 在内部上拉？
我指的是您电路板上的 Type-C 连接器。 Type-C 连接器的 TX 引脚将连接到连接到该端口的 USB-C 闪存驱动器的 RX 引脚。
所附文档已更新。 “3. TXRX 连接图“已添加到“1. 系统配置图。“
您指的是“3. TXRX 连接图“？
您能否参阅随附的文件以了解更多详细信息。
e2e.ti.com/.../Question-about-HD3SS3220-20250905.xlsx
这取决于系统长度。 CPU 板和开发板之间使用的 USB 电缆的预期长度是多少？ 如果长度合适、可能值得实施 USB3 和 USB2 转接驱动器。[/报价]在本例中、USB 3.2 第 1 代的传输长度约为 1m。
因此、我们认为转接驱动器不是必需的。——
感谢您的大力帮助与合作。
此致、
Shinichi
您好、Ryan、
感谢您的答复。
您能否告知其他问题？
——
(1)
[引述 userid=“525145" url="“ url="~“~/support/power-management-group/power-management/f/power-management-forum/1554148/hd3ss3220-schematic-review/6013357在本例中、USB 3.2 第 1 代的传输长度约为 1m。
因此、我们认为转接驱动器不是必需的。
由于连接器数量和电缆长度再加上 HD3SS3220 多路复用器的固有损耗、我唯一担心的是 10Gbps 信号的损耗仍然很高。 如果可能、最好估计系统中的损耗量、只是为了确保其不超过损耗预算。
[/报价]我们计划使用速度为 5Gbps（而非 10Gbps）的 USB3.2 Gen 1。
在这种情况下、传输长度小于 2m、应该没有问题。
是否有任何问题？
(2) HD3SS3220 数据表的第 9.1.1 章规定建议使用六层。
您能告诉我为什么推荐六层吗？
此外、由于成本限制、不太可能采用除四层以外的任何层。
是否可以通过四层实现？
(3) 我了解、HD3SS3220 数据表第 37 页的 9.1.7 和图 9-8 描述了交流耦合电容器。
在本节中、建议将参考平面的 SMD 安装焊盘的空洞增加大约 60%、因为该值在 0%基准空洞的电容效应与 100%基准空洞的电感效应之间达到了平衡
这是否是 60%模腔形成的正确位置？
您是否可以看到 Excel 文件的附加作废？
(4) 关于图 9-10。
平方面积和四个点代表什么？
您可以看到 Excel 文件的布局吗？
e2e.ti.com/.../Question-about-capacitor-and-board-layout.xlsx
——
感谢您的大力帮助与合作。
此致、
Shinichi
您好、Ryan、
感谢您的答复。
(1)
对转接驱动器的需求通常更依赖于系统损耗而不是长度。 在这种情况下、由于电缆和连接器数量众多、损耗可能高于平均值。 我建议客户确定其电缆和连接器造成的损耗以及其布局、并确定其系统中的损耗量。
客户估算了总插入损耗。
客户的系统配置为：
a [CPU 板（A 型母）（50mm 布线长度）]（估计损耗 2dB）⇔b [1m 电缆（A 型公型、B 型公型）]（估计损耗 2.5dB）⇔c [开发板（B 型母型、C 型母型）（电路板尺寸 85mm）]（估计损耗 3.3dB（85mm 绕组）+ 1.04dB (HD3SS3220))⇔d [ USB 公型）（C 型）]
因此、总插入损耗为 (2 + 2.5 + 4.34 + 2.5)= 11.34dB < 20dB。
客户认为不需要转接驱动器。
(2) 关于第 9.1.4 节“高速差分信令规则“
如果遵循了第 9.1.4 节中的差分对规则、能否将五个元件 (HD3SS3220、TLV77033、TPS25910、CSD17313Q2 和 TPD1E05U06) 放置在顶层或底层？
例如、
LDO 是否可以放置在高速差分线路的背面？
如果 LDO 距离差分对 50mil、可以放置它吗？
(3)
我们建议这样做以避免 VCC 层紧邻数据路径层（例如顶层或底层）、因为如果数据信令未正确隔离、VCC 会导致数据信令出现噪声。
您提到电源层不应与顶层或底层相邻、而是从表 9.1 中的第 6 层看、电源层为 L5、与底层相邻。
另外、我是否可以假设您提到的数据路径指的是差分对？
如果是、第 9.1.4 节中有一条规则要求将 GND 放置在相邻的层上、我将遵循该规则。
您还有什么打算吗？
顺便说一下、您介绍的文档提到了四层电路板。 我认为可以使用四层电路板、但很难实现。
这种理解是否正确？
在数据表和应用手册（信号调节器和 USB 集线器高速布局指南）中、我不明白推荐使用 6 层电路板的原因。
我认为、只要遵守 9.1.4 高速差分信号规则、四层电路板就可以正常工作。
请告知您。
(4) 在 HD3SS3220 数据表的图 9-1 中、蛇形接线应该放置在 IC 侧还是连接器侧？
还是应该将其置于数据表中指定的失配端？
(5)
我建议客户查看我们的高速布局设计指南应用手册、其中提供了有关此方面的更多信息： https://www.ti.com/lit/an/slla414/slla414.pdf?ts = 1757368993497 &ref_url=https%253A%252F%252Fwww.ti.com%252Fproduct%252FHD3SS3220
我看了一下您指定的文档。 应用手册第 22 页中的信息与 HD3SS3220 数据表第 37 页中的信息不同。
模腔已从 60%变为 100%。
电容器尺寸已从 0402 更改为 0201。
我应该使用哪些信息？
如果数据表 (60%) 正确、您能告诉我 以下理解是否正确。
e2e.ti.com/.../Question-about-capacitor-layout.xlsx
(6) 客户想获取 HD3SS3220 应用电路的布局示例。
您能提供 3220DFP-DGLEVM 的布局吗？
另外、请提供任何其他参考资料。
——
感谢您的大力帮助与合作。
此致、
Shinichi
