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[参考译文] TPS7B63-Q1:引脚 FMA:PGADJ 开路

Guru**** 2555630 points
Other Parts Discussed in Thread: TPS7B63-Q1

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1566085/tps7b63-q1-pin-fma-pgadj-open

器件型号:TPS7B63-Q1


工具/软件:

你好、团队

由于未描述 PGADJ =开路时 TPS7B63-Q1 的引脚 FMA 行为、因此我在实际器件上进行了检查。

结论是电压始终处于 GND 电平、并且波形似乎由 IC 在内部下拉。

然而、即使在查看数据表后、我也无法理解为什么出现了这个波形。

请解释 PGADJ 开路时的原因是 GND 电平电压。

此致、

Saito

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    嗨、Rui

    问得好。 PG 引脚断开、因为 PG 引脚是与的开漏输出 外部下拉电阻 稳定电源。 将 PGADJ 连接到 GND 会将 PG 阈值设置为默认值。 DS 中的第 6.3.2 节显示了 PGADJ 和延时引脚的典型硬件连接

    谢谢、

    Suchit

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    你好 Suchit-san

    我了解了 PGADJ 引脚的功能。

    您能否解释一下为什么即使 PGADJ 保持开路、PGADJ 也似乎处于 GND 电平?

    我认为会出现未定义的电压。

    此致、

    Saito

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    嗨、Saito-san、  

    PGADJ 设置为接地、以将阈值设置为 Vout 的 91.6%。  PG 在内部拉至低电平、是一个开漏输出、需要一个外部上拉电阻连接到稳压电源。 PGADJ 连接到比较器、输入阻抗和漏电流有限、如果保持开路、它将浮动到 0V。  

    谢谢、  

    Suchit Baliarsingh